金宝appSimulink Design Verifier
Identifizieren von Design-Fehlern，Nachwewisen der Einhaltung von Anforderungen und Generen von测试
金宝appSimulink Design Verifer™Verwendet Formale方法，UM Versteckte Design-Fehler在Modellen Zu Identifizieren。er erkenntblöckeim modell，die zuIntegerüberlauf，goter logik，array-zugriffsverletzungen und stance durch nullführen。ER KANN FARMY VERIFIZIEREN，DASS DAS DESIGN FUNKTIONALE ANFORDERUNGENERFÜLLT。Für·吉登设计 - 费夫·亚伯德·耶和华VerstoßGEGENANFORDERUNGENGeneriert er EinenSimulationstestFallfürdas调试。
金宝appSimulink Design VerifierTestfälleFürieMopellabdeckungund Benutzerdefintierte Ziele Zur Erweiterung Vorhandener，Auf Anforderungen BasierenderTestfälle。DieseTestfälleTreibenihr Modell An，UM Die Abdeckungsziele Bedingung，Entscheidung，Geändertededunc/ Entscheidung（修改条件/决策，MCDC）und Benutzerdefinierte Abdeckungsziele Zu Erreichen。ZusätzlichZu DenAbdeckungszielenKönnenSieBenutzerdefinierteTestziele Angeben，UM Automatisch AnforderungsBasierteTestfälleZuGenerieren。
DieUnterstützungvon Branchenstands IsterhältlichüberIEC认证套件（对于ISO 26262和IEC 61508）und做资格套件（对于do-178和do-254）。
Jetzt Beginnen：
Laufzeit- und DicateSfehler.
Vor derAusführungvonsimulateenkönnensie laufzeitfehler und modellierungsfehler erkennen，Einschließlichinteger-uberlauf，Decray unull，relaysaußerhalbdesgültigenbereichs，subnormale werte und gleitkommafehler sowiedatengültigkeitsfehlersowiedatengültigkeitsfehler。
托特logik.
Minden Sie Objekte在Ihrem Modell，Diewährendder Simulation undausführungdes generierten代码Nicht AktiviertWerdenKönnen。 |
Ihren Modellen的Anzeigen Goyer Logik。
testfällezurerhöhungder abdeckung
Ergänzenunderwernern sievorhandene manuell oerselltetestfälleals abhilfe gegen eineunvollständigemodellabdeckung。 |
AnforderungsBasierteTestfälle.
generieren sietestfälleaus systemanforderungsundelen。
Generieren von测试Für型号，Die C代码Aufrufen。
Sicherheitsanforderungen.
Verifizieren Sie，Dass Ihr Design SichGemäß正式验证默德伦·默德斯·韦尔赫（Die Sie Mit）马铃薯®，S金宝appimulink und StateFlowAusdrücken。
Vereinfachen von modellenfürdie bereitstellung
Nachdem Sie Ihr Master-VariantenmodellVollständigverthen，Verwenden Sie Den Variant Reducer，Um Ein Reduziertes ModellFüreineTeilmengeGültigerKonfigurationenZu Generieren。AlleZugehörigenDateien undVariaBlenabhängigkeitenWerdenEbenfalls Reduziert。Die Reduzierten Artefakte Werden在einem secondner paketiert，Um Leicht Bereitellt und An Nutergegegenben WerdenZuKönnen。
Estellen eines Reduzierten Modells。
Erkennen von Fehlernfürsystemobjekte
Fehler Erkennen，Tests Generieren Oater Eigenschaften von Matlab代码Mit Systemobjekten在Simulin金宝appk Nachweisen
Erkennen vonVerstößenGEGEN模具高完整性系统造型（HISM） - 梦想
prüfungauf spezifische hism-verstöße，wie z.b.der math-function alsquadratwurzelblöcke
Schelle Dead-Logic-Prüfungaktiirivieren
FührenZunächsteeinepartielle dead-logic-prüfungdurch，um Fehler zu debuggen，Dienäherandernenwurfszeit Gefunden Wurden，Bevor Sie Die RechenzeitFürIeDurchführungEinerUmfassenden分析Investieren
总线元素 - 支持金宝app
分析von顶级制模式MIT DENBLÖCKEN在公交元素臭虫输出总线元素
Verbesserte Dead Logic-BerichTertattung
Ansichtmöglicherursachenfür死亡逻辑IM结果检查员Fenster，einschließlichvonugugunen und bed床
Parallye Valyierung vontestfällen
Nutzung von parallelisierung zum vongieren vontestfällenoder gegenbeispielen
详细信息Zu Diesen Merkmalen und denzugehörigenfunktionen findens sieversionshinweisen.。
