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驱动采用基于模型的设计通信系统发展日立

由Noritaka Kosugi,滨Hori, Yuji石田信息和电信系统公司电信和网络系统分部,日立,有限公司和Makoto长谷川,日立信息与通信工程有限公司


信号处理算法纳入最日立的产品,包括无线基站接入点,电信服务与发射机,为企业网络和ip - pbx和视频会议系统。下载188bet金宝搏传统上,这些算法作为asic实现。随着通信市场的多样化和high-mix,少量生产,日立公司日益依赖于fpga。

我们采用了基于模型的设计与MATLAB®和仿真软金宝app件®作为我们的标准开发流程的FPGA设计。因此,我们提高了团队之间的沟通,减少开发时间,和减少风险评估系统性能在设计过程的早期。

我们之前的工作流程的局限性

典型的FPGA开发项目在日立通信系统包括三个团队:

  • 系统设计团队开发信号处理算法来满足功能需求并创建一个规范使用块图,算法代码,状态转换表,等等。
  • FPGA设计团队创建功能图和HDL代码,包括测试长椅验证最终的算法。这个团队还执行逻辑合成和place-and-route步骤,以及验证FPGA实现。
  • 功能测试小组测试每个组件的物理原型。然后他们集成组件和测试整个系统,包括无线射频和模拟组件。

在我们之前,基于文档的设计工作流,每个团队开发了自己的规范。这创造了一个沟通两队之间的差距,以及延迟和错误的风险增加。

FPGA系统设计团队和设计团队工作从一个基于FPGA设计团队的规范功能图(图1)。我们不得不使用这个功能图来确定系统设计团队需要澄清或额外的信息来描述在HDL代码所需的功能。这导致不必要的延误和重复的工作,使过程瓶颈,尤其是对FPGA设计团队。

开发流程介绍之前的基于模型的设计。
图1所示。开发流程介绍之前的基于模型的设计。

与基于模型的设计衔接沟通差距

我们采用基于模型的设计使团队能够通过模型验证规范在一个共享的仿真环境。在这个新的工作流程中,我们使用MATLAB和Simulink模型信号处理算法。金宝app系统设计和FPGA设计团队使用模型作为一个可执行的规范。模型是精致和阐述了整个设计过程。HDL代码自动生成逻辑模型的合成、地点和路线,和硬件实现。

我们发现FPGA实现了基于模型的设计导致几乎相同级别的加工性能和资源效率,我们取得与传统工作流。功耗也几乎相同。

此外,FPGA设计团队能够处理这个项目几乎一半的工程师需要传统的工作流。一个原因我们不能进一步降低人数是炼油仿真软件模型所需的时间。金宝app

应用基于模型设计:关键注意事项和例子

在很多方面我们发现基于模型的设计是一个理想的工作流程(图2)。在评估这种方法对一个实际的FPGA设计,我们确定了三个元素是一个成功的结果的关键:模型改进,测试模式生成,综合后仿真。

基于模型设计的开发流程介绍后。
图2。基于模型设计的开发流程介绍后。绿色块说明注意事项基于模型设计应用于一个实际的FPGA设计。

金宝app仿真软件模型改进

通常,系统设计团队创建信号处理算法。的准确性,用双精度浮点数据建模的算法。因为目标FPGA只能处理定点数据,模型必须转换为定点。准备硬件实现的算法包括额外的考虑,包括量子化错误,宽度和字长配置,和矢量数据处理。此外,在准备代码生成算法模型必须精炼优化处理器性能的同时有效地使用资源(如DSP单元或RAM FPGA设备上。

测试模式生成

高密度脂蛋白编码器™可以自动生成HDL测试模式数据仿真软件模型的一个接口。金宝app这大大减少了所需的时间和精力来创建一个手动试验台。

逻辑综合后仿真

运行逻辑综合后仿真不可或缺的虽然耗时的方法验证的实现。这个任务必须进行代替传统的手工编码的HDL设计规则检查。我们发现使用FPGA-in-the-loop与高密度脂蛋白(FIL)模拟校验™减少了此任务所需的时间(表1)。

模拟方法 仿真时间
模拟仿真后逻辑合成(门电路级网表) 大约200小时
FPGA-in-the-loop 4分钟30秒
金宝app 60分钟
硬件描述语言(VHDL) 370分钟

表1。验证时间各种选项。

在费尔仿真软件模型是直金宝app接连接到一个标准的FPGA测试板(图3)。

FPGA-in-the-loop仿真的设置。
图3。FPGA-in-the-loop仿真的设置。

减少验证时间意味着我们可以运行多个测试用例。在日立,我们用这种方法有效地检测错误,包括错误的时间控制器电路和初始化电路。

整体结果

图4显示的结果引入我们的无线通信系统开发的基于模型的设计过程。

图4。时间节省后采用基于模型的设计。
图4。时间节省后采用基于模型的设计。

例1:使用DSP单元在冷杉过滤器

在这个例子中,我们将描述DSP单元的有限脉冲响应(杉木)过滤器使用向量表达式(图5)。

图5。数字滤波器设计和实现:精制为更好的性能。

图5。数字滤波器设计和实现:第一次迭代。

然而,当我们实现了生成的HDL代码直接从该模型中,我们使用蛇在DSP单元。因此,设计没有达到110 MHz时钟频率的要求。

图6。数字滤波器设计和实现:精制为更好的性能。

图6。数字滤波器设计和实现:精制为更好的性能。

使用内置的加法器链在DSP单元最有效,我们提炼模型根据FPGA供应商的建议。结果是性能改进从78兆赫到340兆赫(图6)。

示例2:使用DSP单元为一个复杂的乘数

在这个例子中,我们描述一个复杂的乘法器实现块模型(图7)。金宝app

图7。数字滤波器设计和实现:精制为更好的性能。

图7。复杂的乘法器设计和实现:第一次迭代。

注意,插入单元延迟后输出。对于这个单位延迟实现,我们激活触发器(FF)外DSP单元。我们的目标是实现单元延迟在触发器内置DSP单元位于乘法器和加法器。

我们改进模型通过改变FF结构。使用DSP系统工具箱™我们添加了第二个延迟块(图8)。我们配置的附加约束逻辑合成禁止以重和允许流水线。因此,FF在DSP上实现单位有效。

图8。复杂的乘法器设计和实现:第一次迭代。

图8。复杂的乘法器设计和实现:精制为更好的性能。

缓解过渡到基于模型的设计

确保成功实现基于模型的设计,我们举行技术研讨会,帮助系统设计师和FPGA设计者理解的概念和基于模型设计的好处。我们还开发了一组全面的指南标准化FPGA设计工作流和帮助算法设计者和FPGA设计团队有效地使用仿真软件作为一个共享的可执行的规范。金宝app这些指导方针包括以下:

金宝app仿真软件规范。本指南提供了大约50规则规定如何创建一个仿真软件模型。金宝app它包含一般规则,如信号的操作和命名规则的条件和数据,以及规则指定模型结构、层次结构和方框图的格式。

验证标准。本指南涵盖了硬件详细设计验证、FPGA实现,FPGA单元验证。它包括流程、需要检查和验证文档。

HDL编码技巧。本文总结了我们关于如何有效地使用HDL编码的知识。它包含约40项,包括如何操作和配置HDL编码器。

费尔用户手册。本文总结我们的经验使用高密度脂蛋白中的费尔功能验证器,包括如何建立和经营费尔仿真环境。

开车的采用基于模型的设计

我们的团队主动在日立驱动采用基于模型的设计。有时我们自己完成了整个项目,从电路选择硬件测试,熟悉基于模型的设计,证明各种开发概念。

到目前为止,我们采用了基于模型设计了10在日立产品开发项目,包括设计和开发无线基站信号处理组件,光通信设备,和图像处理系统。我们希望采用基于模型的设计扩展到新的发展项目和与其他部门分享我们积累经验,同时在日立和我们的合作伙伴公司。

2013 - 92144 v00出版

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