高密度脂蛋白验证器
Prueba y verificación de Verilog y VHDL con simuladores HDL y placas de FPGA
HDL Verifier™permite probar y verificar diseños Verilog®y硬件描述语言(VHDL)®para FPGA, ASIC y SoC。我们可以在MATLAB中证明这是一笔现金®o 金宝appsimulink.®Mediante LaCosimulaciónCon联合国Simulador HDL。Estos Mismos Bancos de Pruebas Se Pueden Utherizar Con Placas de Desarrollo de FPGA Y SoC Paravero Las MiffileAciones de HDL en El硬件。
HDL验证器procciona herramientas para depurar y probar实现FPGA的Xilinx®e英特尔®。puede materizar matlab para eScribir y leer reglertros asignados en memoria a fin de probar losdiseñosen en硬件。es Posible Inseracer Sondas en LosDiseñosy assertecer condiciones deActivaciónpara碳伽糖señalesinternas en matlab para suVisualizaciónyanálisis。
HDL Verifier Genera Modelos DeVerificaciónAla苏US en Rufos de Pruebas de Pruebas de laMetodologíadeverificación通用（UVM）。estos modelos se ejecutan de forma nativa en simuladores que soportan la Interfaz deprogramióndirecta de systemverilog（DPI）。
旅行：
Depuración y verificación de diseños de sistema
在MATLAB和Simulink中使用参照模型的方法来验证código Verilog o VHDL和功能详细说明。金宝app验证diseños mediante MATLAB o Simulink金宝app con los simuladores Cadence®尖锐®y Xcelium™o los simuladores Mentor Graphics®ModelSim®y,®。
Verificación de Simulink co金宝appn的模型cosimulación de HDL。
Integración de código HDL存在
结合código HDL遗传ado de terceros在算法的MATLAB o modelos de Simulink para realizar una s金宝appimulación一个nivel de sistema。使用el asistente de cosimulación para importar automáticamente código Verilog o VHDL y conectar con simuladores HDL de Mentor Graphics o Cadence。
Importacióndevhdlo Verilog Con El Asistente deCosimulación。
Medición de la cobertura del código HDL
evalúeyfioncionelos bancos de pruebas en simul金宝appink mediante los结果os de las herramientas deanálisisdecólisisdecódigoyycódigoyycódigofuenteinteractivos de los simuladores导师图形y cadence hdl。Lleve A Cabo Pruebas Interactivas o Cree脚本Para eFectuar Simulaciones en Lote。
Obtención de estadísticas de cobertura de código con cosimulación。
Generación de components UVM
Genere bancos de pruebas completos de la metodología de verificación universal (UVM) a partir de modelos de 金宝appSimulink。基因组件verificación como secuencias UVM，结果面板diseños有时有一个pruebas (DUT) e incorpórelos在pruebas de producción。
请输入verificación功能。
Ferensacióndementseesssystemverilog dpi
SystemVerilog系统组件DPI是MATLAB函数的一部分，它是Simulink模型的一部分，它是comportamiento para su uso en ent金宝appornos verificación函数，como Synopsys VCS®，节奏深刻的Xcelium y导师图形模型的要求。
Ferensacióndementsymentilog。
Aserciones SystemVerilog
Genere Aserciones SystemVerILog Nativas A Partir de Aserciones de Su Modelo de 金宝appSimulink。使用Las Aserciones Generadas Para Garantizar Una有效aniaviento deldiseñoenimulink y su Entororo deVerificació金宝appndemorcución。
Generación de código aserción de一组的一部分。
功能FPGA-in-the-loop
Usisemuta ejecutados ejecutados en Matlab o Simulink Para Pr金宝appobar ImpileSaciones de HDL Que Se Ejecutan en Placas de FPGA。Conecte Su Ordenador HostAutomáticamenteapairapaiautomáticamentea placas de fpga Xilinx，英特尔®y Microsemi®TravésdeEthernet，JTAG O PCI Express®。
Verificación FPGA-in- loop con placas de FPGA。
捕获FPGA的datos
捕获señales de alta velocidad a partir de diseños que se ejecutan en una FPGA y cárguelas automáticamente en MATLAB para su visualización y análisis。你的名字是señales en todo su diseño para verificar el comportamiento esperado o investigation anomalías。
Captura deseñalesy carga en matlab para suanálisis。
Acceso Memoria de Lectura / Escritura
在MATLAB través de JTAG, Ethernet o PCI Express mediante la inserción de MathWorks的核心IP在diseños de FPGA。FPGA的中间算法是对所有的课程都进行记录，包括señales到imágenes的所有的transfiera archiuminosos的容量，在MATLAB和内部记忆的ubicaciones中。
在MATLAB中有一个内部记忆的ubicaciones。
AutomatizacióndeLacosimulacióndehdl
Realice una verificación automatizada del código Verilog o VHDL generado porHDL编码器Directamente Desde La Herramienta HDL工作流程顾问。
FerensacióndeMoumentodeCosimulacióndeHDLMediante HDL工作流程顾问。
Automatización de las pruebas de FPGA
Lleve a cabo la verificación de hardware a partir de pruebas de MATLAB o Simulink m金宝appediante la generación de flujos de bits de FPGA a través de la integración con herramientas de desarrollo de Xilinx, Intel y Microsemi。Añada puntos de prueba a los modelos de 金宝appSimulink para capture ar señales y cárguelos en MATLAB para su visualización y análisis。
Generación de un modelo de FPGA-in-the-loop中端HDL工作流顾问。
Banco de Pruebas de Systemverilog DPI
Genere Un Banco de Pruebas de Systemverilog A Partir de Un Modelo de 金宝appSimulink Durante LaWeneracióndeCódigoHDL。Verifique ElCódigoverilog o VHDL Generado Mediante El Banco de Pruebas Con Simuladores de HDL Tales Como Synopsys VCS，Cadence Incisive O Xcelium，Mentor Graphics Modelsim o Questa Y Xilinx Vivado。
Generación de componentes DPI con HDL编码器。
Prototipos虚拟
Genere ModelOS de Prototipos Virtumescon Systemc Con Interfaces TLM 2.0 Para Su USO en Simulaciones de Platraformas Virtuales。
Creacióndeejecutablesde platraforma虚拟A Partir de Modelos de Simulink。金宝app
Compatibilidad con IP-XACT
Personalice las interfaces TLM de los componentque generere mediante importación de archivos XML IP-XACT™。使用un generador de TLM para generar archivos IP-XACT con información de asignación entre Si金宝appmulink y los components TLM generados。
Generación de archivos IP-XACT a partir de modelos de 金宝appSimulink。
Soporte para la metodología de verificación universal (UVM)
在Simulink的模型中，有一个控制器可以监视它金宝app
Cobertura funcional
Recopile La Cobertura Funcional Para Obtener联合国结果大声Durante LaSimulacióndeSomentverilogMediante El Uso Dexactiones校验en modelos de banco de pruebas de 金宝appsimulink
Puertos SystemVerilog.
控制SystemVerilog DPI的所有组件
Barra de herramientas de 金宝appSimulink
SystemVerilog DPI desde una pestaña背景在Simulink的barra上金宝app
Consulte拉斯维加斯当然不是，versiónPara Obener Detales Sobre estas Funcionicalades Y LAS Funciones Electorees。
