高密度脂蛋白编码器
生成硬件描述语言(VHDL)而且VerilogFPGA和ASIC设计代码
HDL Coder™通过生成便携式、可合成的Verilog实现fpga、soc和asic的高级设计®和硬件描述语言(VHDL)®MATLAB代码®函数,仿真软件金宝app®模型和状态流®图表。您可以使用生成的HDL代码进行FPGA编程、ASIC原型设计和产品设计。
HDL Coder包括一个工作流顾问,可以在Xilinx上自动生成原型代码®,英特尔®,微芯片为ASIC和FPGA工作流程生成IP核。您可以优化速度和面积,突出显示关键路径,并在综合之前生成资源利用率估计。HDL Coder提供了您的Simulink模型和生成的Verilog和VHDL代码之间的金宝app可追溯性,支持遵守DO-254和其他标准的高完整性应用程序的代码验证。
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学习HDL编码器的基础知识
从MATLAB生成HDL代码
从MATLAB算法生成HDL代码
从Simulink生成HDL代码金宝app
从Simulink模型生成HDL代码金宝app
从MATLAB生成SystemC代码
从MATLAB算法生成SystemC代码
针对FPGA和SoC硬件
在目标硬件平台上部署生成的HDL代码
HDL编码器支持的硬金宝app件
金宝app支持第三方硬件,如Intel、Microchip、Xilinx FPGA板
工具确认和认证
符合IEC认证的HDL编码器