赛灵思公司Zynq平台

在Xilinx上生成和部署HDL代码和嵌入式软件^®Zynq^®-7000平台

HDL Coder™可以生成一个IP核，集成到您的Vivado^®项目，并编程Zynq硬件。使用嵌入式编码器^®，您可以生成和构建嵌入式软件，并在ARM上运行^®处理器。看到SoC平台的软硬件协同设计工作流．

为了将你的设计部署到Zynq硬件上，你必须安装Xilinx Zyn金宝appq平台的HDL编码器支持包．有关安装信息，请参见HDL编码器支持的硬金宝app件．

类

socExportReferenceDesign 导出自定义参考设计HDL工作流顾问

`addExternalIOInterface`	为单板对象定义外部IO接口
`addExternalPortInterface`	为单板对象定义外部端口接口
`addInternalIOInterface`	在生成的IP核和现有IP核之间添加和定义内部IO接口
`addAXI4MasterInterface`	添加并定义AXI4主接口
`addAXI4SlaveInterface`	添加并定义AXI4从接口
`addAXI4StreamInterface`	添加AXI4-Stream接口
`addAXI4StreamVideoInterface`	增加AXI4-Stream视频接口
`addClockInterface`	增加时钟和复位接口

`addCustomEDKDesign`	指定赛灵思公司EDK MHS项目文件
`addCustomVivadoDesign`	指定赛灵思公司Vivado导出块设计Tcl文件
`addIPRepository`	在自定义参考设计中包括IP存储库文件夹中的IP模块
`addParameter`	为参考设计添加和定义自定义参数
`validateReferenceDesign`	检查参考设计对象中的属性值
`validateBoard`	检查板对象中的属性值

`CallbackCustomProgrammingMethod`	在工作流顾问的程序目标设备任务期间执行的自定义回调函数的函数句柄
`EmbeddedCoder金宝appSupportPackage`	指定是否使用嵌入式编码器金宝app支持包
`PostBuildBitstreamFcn`	在HDL工作流顾问中构建FPGA比特流任务后执行的回调函数的函数句柄
`PostCreateProjectFcn`	在HDL工作流顾问中创建项目任务后执行的回调函数的函数句柄
`PostSWInterfaceFcn`	在HDL Workflow Advisor中生成软件接口任务后执行的自定义回调函数的函数句柄
`PostTargetInterfaceFcn`	在HDL工作流顾问中设置目标接口任务后执行的回调函数的函数句柄
`PostTargetReferenceDesignFcn`	在HDL工作流顾问中设定目标参考设计任务后执行的回调函数的函数句柄

AXI4从接口生成模型设计
如何为标量、矢量端口、总线数据类型和回读值的AXI4或AXI4- lite接口设计模型。
AXI4-Stream接口生成模型设计
如何为AXI4-Stream矢量或标量接口生成设计模型。
AXI4-Stream视频接口生成模型设计
如何使用AXI4-stream视频接口设计IP核生成模型。
AXI4主接口生成模型设计
描述了AXI4主协议，以及如何设计使用AXI4-Master接口生成IP核的模型。
计划目标FPGA板或SoC设备
如何对目标Intel或Xilinx硬件进行编程。
使用FPGA数据捕获调试IP核
这个例子展示了如何调试您在HDL Coder™中生成的IP核，只使用FPGA Data Capture以及AXI Manager和FPGA Data Capture。