使用UVM和SystemVerilog组件进行验证

生成UVM或SystemVerilog DPI组件

完成Simulink后金宝app^®或MATLAB^®模型，导出您的测试组件到通用验证方法(UVM)或SystemVerilog环境集成HDL验证™与金宝app仿真软件编码器™或MATLAB编码器．

从函数或模型生成SystemVerilog直接编程接口(DPI)组件。然后，您可以在HDL模拟环境中使用该组件作为行为模型。有关更多信息，请参见SystemVerilog DPI组件生成．

HDL Verifier利用DPI生成技术创建UVM测试环境。该环境包括一个UVM顶部模块、一个行为设计待测(DUT)和一个UVM测试台。您可以用您自己的HDL DUT替换DUT，或者取一部分测试台并在UVM测试环境中使用它们。有关更多信息，请参见UVM组件生成概述．

类别