在ISO 26262和IEC 61508的IEC认证套件中获得HDL代码生成和验证支持的概述。金宝app
针对ISO 26262和IEC 61508的IEC认证套件增加了工作流和工件文档,用于将基于模型的功能安全设计连接到ASIC和FPGA实现。这包括来自TÜV SÜD的证书,表明HDL编码器符合ISO 26262的任何ASIL,并已根据IEC 61508, IEC 62304, EN 50128和ISO 25119进行了适用性测试。
这个工作流程包括:
该工具包还提供了用于管理和记录您的工作流步骤和工件的模板。如果在部署此流程时需要更广泛的支持,MathWorks提供了金宝appISO 26262流程部署咨询服务.
要了解有关MathWorks ISO 26262工作流的更多信息,请访问在MATLAB和Si金宝appmulink中支持ISO 26262金宝app.
从版本2020a开始,HDL Coder已获得ISO 26262的资格,包括ASIL D. IEC ISO 26262认证套件和MathWorks的IEC 61508已更新,提供了将基于模型的设计连接到FPGA和ASIC实现的完整工作流程。
该工具包提供了工作流程和工件,以帮助您遵守并证明您遵守了这些功能安全标准。在HDL部分下,有一个来自TÜV SÜD的HDL编码器证书,以及他们的报告,解释了用于验证它的过程。
这不仅仅是HDL Coder。工具包中的工作流文档涵盖了从需求编写、到架构建模、到为实现建模,然后到HDL代码生成的过程,每个步骤都有验证和验证。
正如您所看到的,这个工作流的很大一部分首先是验证模型是否符合需求,这包括将需求链接到模型和测试,并确保这些需求在测试中被完全覆盖。然后,在进入实现阶段时,验证每个实现阶段产生的设计,其功能与前一个阶段相匹配。
该工作流还提供了通过下游FPGA或ASIC实现帮助确保完整性的技术。在生成HDL代码之前,使用Model Advisor运行特定于任务的检查。在这里,我将对我们的HDL教程设计运行ISO检查,这是一个信号处理设计,在创建时并没有考虑到认证,因此它应该可以识别出许多问题。
没有错误,这很好,警告可以让您了解防止在这个级别上进行假设的良好实践,从而导致下游问题。其中一些问题应该在设计中解决,还有一些涉及到工具设置,比如增加对溢出等问题的检查的严重性。
在验证下游实现方面,HDL Verifier提供了许多方法来重用基于模型的设计工作。此流程图中显示的是在一个FPGA上运行您的设计,并与您的Simulink测试一起在循环中运行,并根据您的模型检查结果。金宝app还可以使用HDL Verifier生成用于下游模拟的SystemVerilog验证组件,包括UVM。请参阅HDL验证器产品页面以了解更多信息。
这个工具包还展示了如何将手写代码集成到过程中,以及如何使用HDL验证器与您的模型一起验证它。
最后,该工具包提供了一个模板,您可以在项目中使用它来演示一致性。它列出了使用的标准,并提示您在流程中使用的相关信息。
MathWorks提供帮助和咨询,帮助您熟练使用这些功能安全工作流。该工具包本身提供了一些很好的资源来帮助您入门。
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