杰克·埃里克森MathWorks
在FPGA上对设计进行原型设计,可以实现对真实输入的高速处理,但由于内部信号缺乏可视性,在出现问题时进行调试非常困难。FPGA Data Capture in HDL Verifier™使您能够在FPGA中定义信号来探测,并自动生成将FPGA板连接到MATLAB所需的组件®或仿真金宝app软件®分析信号。使用一个音频设计示例,看看这个功能和Logic Analyzer的实际作用。
录制时间:2017年3月8日
你也可以从以下列表中选择一个网站:
选择中国网站(中文或英文)以获得最佳网站性能。其他MathWorks国家站点没有针对您所在位置的访问进行优化。