高密度脂蛋白验证器
测试器和vérifier du code Verilog和VHDL avec des simulateurs HDL et des cartes FPGA
HDL验证器™您可以通过测试器和vérifier设计Verilog®等硬件描述语言(VHDL)®Puldsfpga，AsiC et SoC。VousPouvezVérifierducertl sur des test benchesexécutésdans matlab®ou仿金宝app真软件®在协同仿真中使用模拟器HDL。Ces mêmes测试工作台être utilisés avec des cartes de développement FPGA和SoC pour vérifier les implémentations HDL sur le硬件。
HDL验证器提供了débogage和implémentations FPGA的测试Xilinx®等英特尔®．您可以使用MATLAB pour écrire et lire des register mappés en mémoire用于测试您在硬件上的设计。你们可以在insérer的设计中使用sondes，在définir的条件中使用déclenchement的afin de réaliser在MATLAB的可视化和分析中使用signaux内部收费。
HDL Verifier génère des modèles de vérification utilisables dans des test bench RTL, y组成测试平台UVM(通用验证方法)。Ces modèles s'exécutent native dans les simulateurs qui supp金宝apport l'interface SystemVerilog DPI (Direct Programming Interface)。
En savoir plus:
Débogage et vérification des designs système
Utilisez des测试平台système et des modèles de référence dans MATLAB和Simulink pour金宝app vérifier que votre代码Verilog ou VHDL est符合spécifications fonctionnelles。Vérifiez vos的设计使用MATLAB和Simulink与Cadence的模拟器金宝app®敏锐的®et Xcelium™ou les simulateurs Mentor Graphics®MODELEIM®等,®．
Vérification des modèles 金宝appSimulink avec la cosimulation HDL。
Intégration编码HDL存在
Incorporez Du Code HDL现有HDL现有OU层DANS VOS VOS算法MATLAB OU VOSMODEèLESIMULINK POUL LA S金宝appIMUTAL AU NIVEAUSystème。Utilisez Le Cosimulation向导浇注进口商自动化Le Code Verilog Ou VHDL et Vous Connecter Aux Simulateurs HDL De Mentor Graphics ou de Cadence。
进口商的代码VHDL ou Verilog à l'aide du Cosimulation Wizard。
测量编码HDL
Évaluezetfamentz les测试台Dans Simulink En U金宝apptilisant des outils d'分析de Couverture de Code et desdébogueursde代码源Interactifs Dans Les Simulateurs HDL de Mentor Graphics et de Cadence。exécutebezdes tests interactifs oucréezdes脚本倒入la仿真en模式批量。
Génération de statistics de couverture de code avec la cosimulation。
Générationde Comporants UVM
Générez des测试平台UVM(通用验证方法)完成à partir des modèles Simulink。金宝appGénérez des components de vérification告诉séquences UVM, des scoreboards and des DUT (design -待测设计)et intégrez-les在生产的测试台上。
环境为我们提供了vérification功能。
Génération de composants SystemVerilog DPI
Générez des components SystemVerilog DPI à partir de functions MATLAB和sous-systèmes Simuli金宝appnk en tant que modèles comportementaux utilisables dans des environnede vérification functionnelle，告诉我们Synopsys VCS®Cadence incely ou celium，您还可以选择Mentor Graphics ModelSim ou Questa。
Générationde Comporants SystemVerilog。
断言SystemVerilog
Générez des assertions SystemVerilog native à partir des assertions de votre modèle S金宝appimulink。Utilisez les断言générées pour garantir une validation cohérente du comportement du design dans Simulink e金宝appt votre environment de vérification de生产。
Générerdu代码àpartir d'联合国bloc d'断言。
测试FPGA-in-the-loop
Utilisez des test bench système exécutés dans MATLAB ou Si金宝appmulink pour tester le code HDL implémenté sur des cartes FPGA。Connectez automation votre ordinateur hôte aux cartes FPGA Xilinx，英特尔®et Microsemi®通过以太网，JTAG或PCI Express®．
VérificationFPGA-In-Loop ur Des Cartes FPGA。
Capture desdonnéesfpga
在MATLAB中进行可视化和分析的FPGA和chargeles自动化设计。从所有的设计中分析所有的异常现象。
Capture des signaux et Chargement desdonnéesdans matlab倒入分析。
Accès mémoire en lecture/écriture
Accédez奥克斯·奥克斯·德拉特·帕布斯（Aux De La Carte Depuis Matlab）通过JTAG，以太网OU PCI Express EnInsérantUne IP Mathworks Dans Le Design FPGA。Testez Les算法FPGAGrâceàl'cancèsen讲座/écritureaux注册表Axi ettransférezdes fichiers de signaux ou d'Images de Grande Tuitle entre Matlab et Les展开梅莫尔德拉酱。
Accès aux emplacement mémoire de la carte depuis MATLAB。
自动化的联合仿真HDL
Réalisez une vérification automatisée du code Verilog ou VHDL généré par高密度脂蛋白编码器指导代表l'outil HDL工作流顾问。
GénérationD'联合国Modèlede cosimulation HDL Avec HDL工作流顾问。
自动化测试FPGA
Effectuez la vérification de l'implémentation hardware à partir de test bench MATLAB ou Si金宝appmulink en générant des bitstreams FPGA grâce à l'intégration avec les outils de développement Xilinx, Intel et Microsemi。Ajoutez des test aux modèles Simulink p金宝appour capture les signaux et les charger dans MATLAB pour visualisation et analyse. Simulink仿真设计
GénérationD'联合国ModèleFPGA-in-循环AVEC HDL工作流程顾问。
测试台SystemVerilog DPI
Générez联合国测试台SystemverilogàPartird'联合国ModèleImulinklors d金宝appe laGénirationdu code hdl。vérifiezlece verilog ou vhdlgénéréàl'AIDESUICUTERSHDL，TELS Que Synopsys VCS，Cadence Incisive Ou Xcelium，Mentor Graphics Modelsim Ou Questa，Ou Encore Xilinx Vivado。
Génération de composants DPI avec HDL编码器。
原型virtuels
Générez des modèles de prototype virtuel SystemC avec des interfaces TLM 2.0 pour utilization dans des des emulation de platformes virtuelles。
Création d'exécutables de plateforme virtuelle à partir de modèles 金宝appSimulink。
金宝app支持d 'IP-XACT
Personnalisez Les界面TLM Des Comporants Que VousGénérezen重要的des fichiers XML IP-XACT™。UtilisezLegénérateurTLMPOWS Produire des Fichiers IP-XACT AVEC LES信息De Mapping Requises Entre Simulink et Les 金宝appComporants TLMGénéréss。
GénérationDeFichiersIP-XactàPartirde Smulinks Simul金宝appink。
金宝app支持méthodologie UVM(通用验证方法)
Générezdes moniteurs ou des司机uvmàpartir desmodèlessimulink金宝app
糖皮fonctionnelle
我们可以使用déclarations的函数测试réussi模拟系统验证在Simulink测试平台modèles中金宝app
Ports SystemVerilogContrôlez.
le type de données des ports SystemVerilog lors de la génération des components UVM ou SystemVerilog DPI
这是Simulink Effe金宝appctuez
la génération SystemVerilog DPI à partir d 'un onglet contextuel dans la barre d 'outil金宝apps Simulink
Consultez Les.Notes de版本倒入Savoir Plus Sur CESFonctionnalitésetendenctions诉讼。
