受欢迎的,每个人,今天谢谢你加入我们的网络研讨会。我的名字叫Dmitri哈米迪。我来自应用程序工程,和我的一个重点领域是(听不清)生成和验证。今天,和我的同事一起Tjorben格罗斯,我们要向你介绍主题的基于模型的FPGA和ASIC的功能安全。
你好,每个人。我的名字叫Tjroben格罗斯,我重点区域——验证和验证方法(听不清)模型和SQL,这需要符合ISO 26262等功能安全标准。今天,我将介绍验证和确认的部分,我期待着我们的演讲。
这是我们今天的议程的概述。我将开始本课程通过回答的问题为什么要使用基于模型的设计,FPGA和ASIC。然后我们会继续给你安全关键系统的工作流程。
它有两个交织的部分。第一部分是HDL代码的开发工作流程,第二个是持续的验证和确认。最后,Tjorben将讲一讲工具资格从ISO 26262的角度来看。
为什么使用基于模型的设计,FPGA和ASIC为什么安全关键系统?我想先和大家分享我们的客户说什么。空中客车发展安全至关重要的航空电子设备使用基于模型的设计,他们所说的是,它使他们能够增加产品质量和减少错误的需求阶段而且在实施阶段。飞利浦医疗保健是另一个采用基于模型的设计,他们说这里的模型是一种有效的语言沟通和协作和基于模型的设计让他们专注于他们的想法,而不是专注于编写HDL代码。
现在我们继续之前与基于模型的设计,我想解释一点背后的动机。这些数字,我要你今天是基于最近的研究小组报告。第一个数字是大约2/3的ASIC和FPGA项目落后于预定计划,超过50%的项目时间花在验证时间。事实上,超过40%是(听不清)调试。尽管如此,在项目进入生产的85%,有bug逃脱了。最后,另一个有趣的图,一半的功能流来自规范。
在我们看来,这个问题是经典的开发工作流程。它仍然是在业界得到广泛应用。和更具体的比,不同的团队沟通和断开的方式在他们的工作流。规格通常是创建在不同的组和通信是通过文档、脚本和会议。
现在的问题是没有早期的方法验证规范,基于这个特别的信息来源。作为一个结果,越来越规范引入的错误。这些错误可能会传播并保持未被发现,直到后期在修复的过程变得非常昂贵。
另一方面是断开的工作流。该规范将移交给软件和硬件工程师。他们将手动转化为设计。
手工编码不是唯一的耗时,但也容易出错,将引入bug。这将得到全面提高验证工作。最后,通过这个过程,很难适应不断变化的监管要求。
基于模型的设计解决了这些问题,以及主要的思想是关注建模。模型可以提高沟通效率,因为模型是谦虚的,还因为它们反映了工程师的思维方式。事实上,作为第一步,多个域合作创建一个可执行的系统的规范。
通过这样做,他们就可以提前验证需求。硬件和软件工程师稍后会帮助这个理想模型转换成一个详细的测量模型。从这个优化模型、生产质量(听不清)可以生成HDL代码。这不仅节省时间写代码,还进行调试。
另一个关键方面是连续的验证和确认,因为这将有助于在适当的阶段,检测错误,这将防止传播。除此之外,现在最验证工作将在模型层次,这是更有效的。最后,相同的测试(听不清),用于模型验证可以用于验证代码而不需要重写它们。
今天,我们要看看基于模型的设计从功能安全的角度来看。虽然参考工作流提出你对多个标准是有效的,我们要说明这对汽车使用ISO 26262。与此同时,我将其移交给Tjorben继续。
正如前面提到的,我们今天会在ISO 26262,汽车功能安全标准。让我们首先概述HDL代码开发相关的那部分。五部分,在硬件级别产品开发引用部分11(听不清)。
正如前面提到的,我们今天会在ISO 26262,汽车功能安全标准。让我们首先概述为高密度脂蛋白发展相关的那部分。五个部分——产品开发在硬件级别11 asic或fpga部分的引用。
基于模型的设计开发方面,然而,第11部分——设计开发方面,然而,第11部分参考第6部分是在软件产品开发水平。因此,我们将从六个部分的发展方面在模型层次,然后我们会去自动生成HTML代码,当然考虑到还要求从第11部分。我们还将深入八部分,主要类11,工具分类和资格进行了讨论。
第四部分,在系统级产品开发,可以部分被覆盖着基于模型的系统工程,我们将讨论这短暂的开始。但首先,让我们来看看国际刑事法院认证可以简化开发符合功能安全标准。我们有包装的工件,您可以使用与基于模型的设计和开发软件符合IEC 61508功能安全标准相关IEC认证工具包。当然,这包括旁边的医疗、铁路、和农业工具,也为汽车ISO 26262。
独立选举委员会认证设备由两部分组成。第一部分是基于模型参考工作流设计,我们今天关注的HDL代码生成以及系统仿真软件验证和确认方法模型和生成HDL代码。金宝app第二部分是材料你需要工具分类和工具资格,包括测试套件和供应商审计的基础上,参考工作流。
我们将首先通过参考工作流重点是高密度脂蛋白的生成和验证的方法和工具资格之后讨论这个话题。这里是参考工作流从系统需求到ASIC或FPGA实现。重要的步骤是需求设计、架构开发建模、HDL一代,FPGA和ASIC实现
我们开始在左边的需求和体系结构的发展。作者用仿真金宝app软件需求,您可以和链接您的需求与系统体系结构创建的作曲家。建立需求跟踪。所以让我们看到您的需求你可以联系你的系统架构使用需求工具箱和系统作曲家。
系统作曲家允许您创建的所有硬件和软件组件包含在您的系统。您可以快速地画一个系统架构没有实现信息在计算系统中,现在你可以看到颜色组件是基于他们的刻板印象,这可能是软件、硬件或系统包含两种。要求连接可以通过需求视角。
在这里,你可以看到的批次已经与哪些组件的要求。一个新的需求与系统的一个组件可以通过拖拽完成从你的列表中要求的底部流。如果你想要删除的要求批量,可以自由使它适合你的设计。
例如,如果你添加的组件的成本,整个系统可以很容易地计算成本使用几行MATLAB代码和系统作曲家做休息。对于大型系统,您可以使用预定义的或自定义视图只关注系统的相关部分。例如,您可以创建一个焦点视图显示上游和下游组件连接。你也可以选择查看所有美国组件或组件(听不清)阶段。
因为我们在(听不清)的设计环境中,您可以将一个组件连接到仿真软件模型,甚至在你的整个系统进行模拟和测试。金宝app通常情况下,需求是存储在一些外部工具,如词,Excel,(听不清),或(听不清)。您可以使用不同的方法来从这些工具的进口需求,例如,通过(听不清)接口。
当进口,你可以编辑和添加新的需求和仿真软件需求。金宝app所有的这些需求都可以与建筑元素,如组件或港口和模型元素像块或状态流程图。你将能够评估实施状态和报告模型元素的链接通过F(听不清)。
在需求变化的外部工具的情况下,你会得到通知,以便您可以查看更改,并做出相应的反应。正如之前所看到的,您可以很容易地设置和修改你的架构和链接要求。你可以添加构造型和属性成本或组件(听不清)。和基于这些和其他的,你可以使用MATLAB运行分析,如成本上卷或计算如果你使用无效或有效的分解(听不清)。
同时,您可以创建自定义视图只关注系统的相关部分——例如,只有在那些特定的部分系统组件相互作用或具有特定属性的所有组件。下一步将是实现模型与仿真软件根据你的要求,国家流动,定点设计师,和其他建模工具。金宝app当然,所有模型和状态流元素可以金宝app与需求也像架构组件,因此在此阶段,您可以建立需求跟踪。迪米特里,请你介绍建模中高密度脂蛋白项目?
谢谢你,Tjorben。所以让我们继续建模。系统涉及数字设计通常是异构的。
如果你把一个雷达开发项目,例如,至少有七个领域,需要有效地合作,才能成功。和仿真软金宝app件使他们能够这样做,因为模型是一种多域的仿真建模环境。您可以运行时间离散的特性,比如你的(听不清)设计还时间连续的射频或模拟等组件。
明显的优势是,现在可以开始合作前,从一开始就和集成问题可以确认。从数字设计的角度来看,模型只是一个图形硬件的方法来描述。金宝app为了管理这个大多域建模问题,仿真软件项目为您提供组织你自己的能力模型和脚本还引用其他团队的项目。金宝app
你可以连接它与SVN或Git版本控制。这样,你就可以做有效的同行审查和代码模型的合并。你可以更进一步,做持续集成服务器(听不清),例如。
除此之外,通过使用这种依赖性分析的未来,你将能够找出哪些其他组件可能会影响您的更改。这将减少错误的机会。金额,你就可以多域建模方法在一个结构化的方法。
金宝app模型也是一个灵活的监控环境,您可以利用(听不清)状态流设计仿真软件模型。因此,你可以选择最适合的模式问题。而且,你不需要从头构建一切。
金宝app模型提供特定领域的库,比如(听不清)信号处理、通信和愿景。最后,你可以把你的手写的代码模型,这是由一个代码仿真。金宝app几分钟,我要向你解释如何优化这些模型对目标硬件。但是现在,我将其传递给董事长,他将继续与模型验证和确认。
我们会将验证和确认方法划分为两个阶段,首先,设计验证的仿真软件模型,然后HDL代码验证。金宝appHDL代码验证将由迪米特里覆盖后。我现在将开始设计验证模型级别上你想确保模型正确实施和准备生产代码生成。
一旦你开始建模,你要确保按照安全标准ISO 26262或建模指南等公司内部设计规则。这些和更多的方面可以通过审查和静态分析模型级别。建模标准检查和设计检测是通过仿真软件检查,高密度脂蛋白编码器,仿真软件设计验证器。金宝app让我们更紧密地观察仿真软件检查结合高密度脂蛋白编码器可以提供你。金宝app
让我们关注两个方面。首先,静态模型使用模型顾问检查和评估模型使用质量度量仪表板,我现在开始模型顾问系统的一部分,将会部署到FPGA。我们提供各种检查为不同的类别。
举个例子,你也可以检查运行ISO 26262遵从性和高密度脂蛋白的顾问。我现在看的部分,我们将生成HDL代码。所以我将运行HDL编码检查以确保我的模型是设计良好的HTML代码生成。我们可以看到许多检查零穿过一个错误,和一些完成了一个警告,表明应该固定。
例如,我们有检查关于命名约定我们必须坚持。另一个警告,我们看到的是检查验证模型设置为HDL代码生成是正确的。我们可以看到,一些设置不正确,应该改变,最后生成HDL代码。
在开发软件时,我们建议监测总体状况和项目的质量。为此,我们设计了指标指示板,我刚刚打开整个控制器包含FPGA部分和CPU部分。这个指示板包含的概述(听不清)顾问的攻击,包括网格视图很容易地找出警告组件或特殊检查,细节模型大小,像块的数量,参数和接口。同时,模型计算复杂度和其他指标。
你刚刚看到了使用模型的顾问指导检查准备生产HDL代码生成的模型。检查模型中的顾问可以定制,可以添加新的自定义检查如果你,例如,需要遵守公司的规则。许多从模型检查顾问甚至可以检查模型编辑时,像一个拼写检查。
质量评估模型,您可以使用仪表盘指标分析的复杂性,可重用性,大小,和其他指标。在演示中,我们没有展示的形式验证方法提供的模型层级模型设计验证器。金宝app当你实现你的需求,你可能测试。这就是我们看到。
但你也有可能正式证明模型的某些属性。此外,你可以找到像除零个或死去的逻辑设计错误。所以我们也添加参考工作流图中财产证明。
静态验证和可能提高模型的质量之后,你想要执行模型测试和收集覆盖率。以防所需覆盖率不高,可以自动生成测试用例,以增加其覆盖范围使用仿真软件设计验证器。金宝app让我们看一看这些工具。
我将向您展示如何基础测试可以做和如何自动生成测试用例增加覆盖范围。因此,我们在编辑器的需求开始,按照链接的测试用例。在这里,您可以看到测试模型是一个状态机,我们已经创建了一个测试工具,它包含一组刺激和测试标准。
点击Run按钮开始这个测试,遍历11个不同的刺激。不幸的是,我们的两个测试没有通过。让我们调查这件事情发生的原因。
我们可以看到,测试失败自信号后预期的0.2秒内不设置为true的错,但稍晚。通过扩大底部的信号,这个问题很容易追溯到源头。后识别问题,幸运的是简单的修复。现在我们可以看到,所有11个迭代通过。
在执行这个测试,也覆盖收集。我们可以看到,我们没有获得完全覆盖。例如,只有87%的人决定覆盖测量。
这些报道结果可以突出显示模型,表明完全覆盖和红绿色元素,失踪的报道。现在我们应该增加更多的测试以达到完全覆盖。有时你可能会面临一种情况你不只是几个百分点完全覆盖。在这种情况下,您可以使用自动测试生成从仿真软件设计验证器添加测试完成覆盖。金宝app
生成的测试是在一个新的测试用例,我们现在可以运行和合并与基础测试覆盖率结果。在这种情况下,也许设计师在我们的状态机不可能达到完全覆盖。设计师检测从仿真软件设计验证器可以帮助识别它们。金宝app让我们回忆起什么仿真软件测试提供测试您金宝app的模型。首先,你可以隔离单元测试使用的测试工具和应用不同的测试等刺激信号,时间或基于逻辑的。
作为一个框架,您可以使用模拟,等价或基准测试。测试经理为创作提供了一个环境,管理和执行测试用例手动或自动在持续集成系统。同时,它提供了各种评估测试结果和生成报告的手段。此外,您可以测量覆盖模型的报道。金宝app
同时,提高覆盖率的测试用例自动生成演示所示。动态测试和覆盖率分析标记前的最后一个步骤来高密度脂蛋白HDL代码生成和代码验证。这里你看到的所有方法的概述,到目前为止我们已经介绍了模型的水平。俄罗斯,请你向我们展示如何HDL代码生成和验证和确认?
正如我一开始所说的这个网络研讨会,仿真软件模型是从一个高水平的可执行的规范和通过添加实现细节需要改进和金宝app优化的架构。HDL编码器可以之后生成便携和synthesizable硬件描述语言(VHDL)和(听不清)代码FPGA和ASIC设计。HDL代码还支持混合数据类型金宝app决定。当然从定点,一代支持一半,单或双精度浮点数。金宝app
在这张幻灯片,我想说明如何优化模型,针对硬件。如果你从一个想法的浮点模型开始,第一步是优化数据类型。以后,我将介绍的解决指出工具你可以加速这一过程。从那里,HDL代码可以生成。
HDL代码还提供了一个初始估计区域和关键路径。话虽如此,关键路径估计只适用于fpga。(听不清)评估。
你可以决定如果可以满足你的设计目标之前运行耗时的实现步骤。如果不这样,你可能,当然,选择采用手动模式。然而,有许多选项自动优化。
例如,您可以探索不同的硬件的微架构。让我详细一点。你可以看到在右边这张幻灯片的HDL选项一个平方根函数。
在硬件体系结构中,您可以选择三种不同的算法与一些额外的选项之一。另一个例子是高密度脂蛋白优化器50。那里,你可以选择两个硬件架构。
第一个是优化低延迟,第二个是区域。另一个例子是高密度脂蛋白优化费尔过滤器。它允许您选择合适的滤波器结构的选择。
有时有必要替换函数与一个查找表,和查找表优化器可以从模型生成插入查找表块或MATLAB函数。金宝app并通过设置可以控制结果精度的近似。如果满足您的设计目标实现,你基本上是完成了。
但除此之外,你可以开始另一个迭代。通过这种方式,您可以探索设计空间速度和优化模型,针对硬件。这是我之前提到的定点工具。它可以将浮点数转换为定点和优化定点。
为了让你更好地了解它是如何工作的,我将演示在一个简短的演示。第一个工作流,我想告诉你的是全自动的。,你需要模拟试验长凳,但该工具还可以考虑您的设计范围。
用户定义他们的宽容。这是输出信号之间的差异之前和之后的转换。你可以选择一个向量容许字长和一些参数的优化算法。现在让我们开始优化。
在这种情况下,有一个有效的解决方案,被发现的定点优化。在这里,你可以比较结果。这些都是之前和之后的信号转换,您还可以看到定义的容忍区域。
第二个工作流我想告诉你的是半自动的。我以前会选择相同的设置。现在公差仅用于评估—行为。
如果我点击正确的(听不清)按钮,仿真运行,该工具将收集数据柱状图中的每一个情节的新模型。直方图显示多少次打击在模拟是最重要的。在那里你还可以检查计算最小和最大值也你手动输入。
基于这些信息,6.2将提出部分长度或单词长度。我想优化部分的长度,我将选择一个单词长度的18岁。这列包含该数据类型,可以手工编辑它们。
例如,在这一块,有一个下溢。你也有可能很容易地检查它在哪里(听不清)在模型中。基于这些信息,你可以适应这个词的长度或相应部分的长度。然后我将新数据类型的模型,我将运行模拟嵌入式与浮点类型。见过的,你可以想象信号,宽容,和评估不及格两种行为。
除了优化数据类型,您可以使用自动化流水线优化时间。左边的自适应流水线将自动插入管道。右边的分布式管道将重新分配现有的管道设计中或另外定义延迟预算。
优化区域,高密度脂蛋白编码器使用资源共享。乘数形式在这个例子将被替换为一个多路复用(听不清)采样过密。以同样的方式,你可以分享,例如,相同的子系统或流矢量计算。
时钟频率流水线进一步优化方法——建立模型采样率之间的(听不清)和FPGA上的时钟频率。现在这使优化,我之前提到过,即使是在反馈回路。现在我想生成代码(听不清),向您展示如何的样子。
这是一个APSM模型控制应用程序。你可以实现它在上交所。这部分的算法将处理器上实现的,和单独的算法在FPGA上实现。基于模型的距离你可以做硬件设计(听不清)。
现在我想生成代码。我将使用HDL工作流(听不清)。完成后得到HDL代码生成报告。例如,如果你去到高水平资源报告,你将会有一个想法多少资源在设计中实例化。
在我们的例子中,会有一定的乘数。你得到这个信息子系统。现在让我们检查关键路径。据估计在这里。
如果你点击这个链接时,它将显示关键路径内部生成的模型。所以从这个寄存器开始和结束这一个。现在让我们来看看代码。代码的井身结构甚至评论说。
和SQL名称对应于一个在您的模型。但是这些组件子系统。如果你点击这个链接,它会转发你的子系统生成的代码。当然,你可以返回。
如果你链接要求您的模型(听不清)告诉你之前,这些需求都是自动生成的链接。所以在这种方式,你也可以验证代码满足您的设计要求。HDL编码也可以帮助你将你的IP集成到参考设计。它可以生成独立的知识产权与标准AXI接口代码。
但是还有一个自动化IP集成工作流,你可以设置它为你的董事会和参考设计使用提供的API。有一个有限的数量。我们只支持许多流金宝app行的区别(听不清)的应用程序。
在前面的验证和确认措施(听不清)所示,我们确保所有的需求都实现了,实现模型的行为根据其规范。下一步是展示之间的等效模型和生成的代码。有时被称为翻译验证。
你可以看到右边的参考工作流、等效必须与背靠背模拟演示了SJ代码和实现之间的模型。背靠背模拟也将有助于揭示意想不到的功能,支持SJ模拟器的代码覆盖分析。另一方面,如果你是针对FPGA, FPGA的循环将验证HDL代码的实现。
让我们进入细节。为了确保RTL描述行为一样你已经验证了实现模型,第一个选项将所谓的联合仿真。事实上,使它更清楚,我现在将运行一个简短的演示。这是一个测试赛消防控制器。
我想从控制器生成HDL代码,我想验证这段代码使用代码仿真。因此,我将走了HDL工作流顾问,我将试验台的选择。我将选择仿真模型的代码,我将确保HDL代码覆盖率也启用。
这是自动生成的代码仿真模型。第一步是发射HDL模拟器。然后我将运行代码仿真。
虽然代码模拟运行时,你可以看到从高密度脂蛋白HDL代码模拟器的输出和模型的输出。在这里,您可以验证他们是相同的。如果你去这个子系统相比,你会看到有断言生成。
这是非常有用的,当你想要将这段代码仿真模型集成到仿真软件测试经理。金宝app这就是所谓的代码模拟循环。在这种情况下,配置自动生成的代码,但是您还可以使用该代码模拟(听不清)用你的手写代码。
和这种方式,你也可以把你的手工编写的代码模型。金宝app你也可以验证它在金色的引用,例如。现在让我们切换到高密度脂蛋白模拟器。你可以看到代码覆盖率结果。
和这些信息将帮助分析存在意想不到的功能。进一步的选择是生成HDL测试长椅和运行它们(听不清)模拟器。
的SystemVerilog DPI-C试验台的刺激将创建行为模型和实现模型。刺激将被应用到HDL代码和同时参考模型,有检查验证等效。高密度脂蛋白试验台,是另一种选择,通过运行仿真软件模拟创建捕获输入向量和期望的输出数据。金宝app
FPGA的循环必须用于验证FPGA上的HDL代码的实现。在此设置,仿真软件与硬件(听不清)金宝app和同步比较FPGA的输出与模型输出模型。这项工作非常类似于我们看到的代码模拟(听不清)。最后,手写的代码也必须使用相同的方法进行验证。不幸的是,我无法详细说明。
参考工作流的最后一步是验证FPGA和ASIC实现的目标端口或问题。这必须使用硬件在环测试完成。硬件在回路可以执行使用Speedgoat目标计算机由我们的合作伙伴提供。
好处是,相同的测试和模型试验为模拟现在可以创建实时测试集成系统中重用。随着测试用例,(听不清)模型也可以自动地部署在Speedgoat处理器或内置的FPGA。在测试过程中,硬件的反应(听不清)将收集和发送回仿真软件测试经理进行验证。金宝app
现在我们相信参考工作流完成。我们开始要求(听不清),向您展示了如何创建系统架构。然后我们讨论了建模和如何优化模型实现和代码生成。
我们还展示了您所需的验证和确认措施模型级别以及代码级别。最后,我们到达的硬件集成测试使用硬件循环。再次,我将其移交给乔丹为我们今天的最后一个话题。
接下来的最后部分将集中在工具分类和工具资格,这需要很多工具被用于一个ISO 26262开发工作流程。这个话题可以在八个标准的一部分。IEC认证工具包包含所有重要文件为ISO 26262需求映射到基于模型的设计工具。
它还包含工具分类和工具资格信息,评估报告等工具的使用情况下,文档和工作流的性能,可以采用和作为一个清单。此外,它包含两个验证测试套件,可以生成工具执行验证报告。那工具分类和工具资格ISO 26262标准中描述本身?
首先需要描述用例的工具为每个您正在使用的工具来分析影响它可以如果工具有一个错误。如果它有一个非常低的影响项目的安全——例如,如果发展可能崩溃,然后你有一个工具的信心水平,TCL1,不需要进一步的资格措施。如果错误在使用工具的情况下会产生影响,那么我们就会影响两个工具,所以TI2。
下一步,我们需要确定我们能够探测到这个错误的另一个步骤是在我们的开发工作流程。如果概率是高发现错误,我们有工具检测,TD1,只需要信心水平低,,再一次,TCL1,不需要进一步的资格措施。如果有一个中等概率找到错误,我们得到TCL2,如果没有或低概率找到错误,我们到达TCL3。TLC2和3,显示我们需要应用工具资格等措施工具validatiots报告基于工具验证测试套件或其他的东西。
让我们看看这是如何做的工具。这里是认证构件探险家,包括所有的文件和测试套件。例如,对于每一个标准的,你可以看到显示文档映射到所需的工具对ISO 26262的方法。
为每个工具——在这里,例如,对于仿真软件检查,您看到的证书和报告。金宝app我们现在想看看工具资格包,因为这包括分类我们之前看到的幻灯片。在这里我们可以看到工具的使用情况下,潜在故障和错误输出,连同错误预防和检测措施。
工具的分类总结,你看到一个表,列出了潜在的故障,用例,结果影响的工具,包括理由、预防和检测措施,由此产生的检测工具,以及理由。在右边,你终于看到工具分类水平——在这里,例如,TCL2。以防我们TCL2,我们需要工具资格的措施,并根据(听不清),这一部分可能是运行测试套件工具验证报告。
我现在将运行测试工件的探险家,一段时间后,该报告包含所有结果显示。对于每一个结果,我们看到信息的仿真软件模型检查和预期的和实际的结果。金宝app八、节条款11的ISO 26262标准,你会发现可能的方法来限定的工具。
该工具验证报告基于我们刚才看到的测试将有助于方法1 c,验证软件的工具。与IEC认证工具包,您还可以申请1 b,评估工具的开发过程,这是由(听不清),和提供的证据是在形式的证书和评估报告。摘要高密度脂蛋白的编码器证书报告和证书一起所示。旁边的适用性HDL编码器(听不清),这表明如果使用参考工作流,PCL1可以实现。
所以如何资格分为MathWorks和你工作,用户?ISO 26262要求用户做最后的工具资格因为只有工具用户知道工作流的样子,可以相应的文档。MathWorks,然而,我们已经进行了通关环节和资格预审工作的通用工具用例的基础上,参考工作流,我们之前讨论过在今天的网络研讨会,作为(听不清)为我们提供了一个独立的评估参考工作流和资格预审的工件。
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