整数输入RS编码器HDL优化

使用Reed-Solomon编码器对数据进行编码

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图书馆：
通信工具箱HDL支持/错误检测和纠正/阻止金宝app
通信工具箱/错误检测和纠正/阻塞

描述

这个整数输入RS编码器HDL优化块使用RS编码器对数据进行编码。RS编码遵循与任何其他循环冗余代码相同的标准。使用此块对通信系统前向纠错（FEC）代码进行建模。块提供适合HDL代码生成和硬件部署的体系结构。

有关RS编码器的更多信息，请参阅整数输入RS编码器有关表示RS代码数据的更多信息，请参阅整数格式（仅限Reed Solomon）.

港口

输入

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`达坦`-输入数据
标量

输入数据，指定为表示一个符号的标量。对于二进制点缩放，输入数据类型必须是整数或整数菲克特.每个符号的字长必须等于（用熟石膏、木板等）装天花板（日志_2.(码字长度) + 1. 这个双重的数据类型允许用于模拟，但不允许用于HDL代码生成。

数据类型：双重的|int8|int16|int32|int64|定点

`斯塔丁`-输入帧指示器的开始
标量

输入帧指示器的开始，指定为布尔标量。

数据类型：布尔值

`恩丁`-输入帧结束指示器
标量

输入帧结束指示符，指定为布尔标量。

数据类型：布尔值

`瓦利丁`-有效输入数据指示器
标量

有效的输入数据指示符，指定为布尔标量。

这是一个控制信号，指示达坦端口是有效的。

数据类型：布尔值

输出

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`数据输出`-输出数据
标量

输出数据，作为标量返回。此输出数据宽度与输入数据宽度相同。

数据类型：双重的|int8|int16|int32|int64|定点

`星头`-输出帧指示器的开始
标量

输出帧指示器的开始，作为布尔标量返回。

数据类型：布尔值

`捐赠`-输出帧结束指示器
标量

输出帧结束指示符，作为布尔标量返回。

数据类型：布尔值

`瓦利多特`-有效输出数据指示器
标量

有效的输出数据指示符，作为布尔标量返回。

这是一个控制信号，指示数据输出端口是有效的。

数据类型：布尔值

参数

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`码字长度`-码字长度
`7.`（默认值）|范围从7到65535

指定码字长度。

码字长度N必须是等于2的整数^M–1，其中M是介于3到16之间的整数。有关表示RS代码数据的更多信息，请参阅整数格式（仅限Reed Solomon）.

`消息长度`-信息长度
`3.`（默认值）|正整数

指定消息的长度。

有关表示RS代码数据的更多信息，请参阅整数格式（仅限Reed Solomon）.

每个输入帧，即之间的有效数据样本数斯塔丁和恩丁端口值，必须包含多个N–K符号和小于或等于K符号。只要帧中的输入数据样本数小于K.

`本原多项式的来源`-本原多项式源
`汽车`（默认）|`所有物`

指定基本多项式的源。

选择汽车根据码字长度参数值。原始多项式的次数计算如下M=（用熟石膏、木板等）装天花板（日志_2.(码字长度). .
选择所有物使用本原多项式参数

`本原多项式`-本原多项式提供程序
`[ 1 0 1 1 ]`（默认）|二进制行向量

指定以幂降序表示基本多项式的二进制行向量。

有关如何指定基本多项式的详细信息，请参见本原多项式与元素表示.

依赖关系

要启用此参数，请设置本原多项式的来源参数到所有物.

`穿刺模式的来源`-穿刺模式源
`没有一个`（默认）|`所有物`

选择所有物使穿刺模式向量参数

`穿刺模式向量`-穿刺向量
`[一（2,1）；零（2,1）]`（默认）|二进制列向量

指定长度为的列向量N–K.在穿刺向量中，值为1.表示数据符号未经更改地传递。值为0表示从数据流中删除或删除数据符号。

依赖关系

要启用此参数，请设置穿刺模式的来源参数到所有物.

`本原多项式根的起始幂`-本原多项式根的起始幂
`汽车`（默认）|`所有物`

指定原始多项式根的起始幂的来源。

选择所有物使B值参数
选择汽车，使用B值参数的默认值1..

`B值`-根的起始指数
`1.`（默认值）|正整数

根的起始指数。

依赖关系

要启用此参数，请设置本原多项式根的起始幂参数到所有物.

范例

使用HDL优化的RS编码器/解码器库块

使用HDL优化的Reed Solomon（RS）编码器和解码器库块实现IEEE®802.16标准[1]的编码器和解码器。

算法

此图显示的是整数输入RS编码器HDL优化使用默认配置阻止。

扩展能力

C/C++代码生成
使用Simulink®编码器生成C和C++代码™.金宝app

不建议用于生产代码。

HDL代码生成
使用HDL编码器为FPGA和ASIC设计生成Verilog和VHDL代码™.

HDL编码器™ 提供影响HDL实现和合成逻辑的其他配置选项。

HDL体系结构

此块具有单一的默认HDL体系结构。

HDL块属性

约束输出管道	通过移动设计中的现有延迟放置在输出端的寄存器数。分布式管道不会重新分配这些寄存器。默认值为`0`。有关详细信息，请参阅约束输出管道（HDL编码器）.
输入管道	要在生成的代码中插入的输入管道阶段数。分布式管道和受约束的输出管道可以移动这些寄存器。默认值为`0`。有关详细信息，请参阅输入管道（HDL编码器）.
输出管道	要在生成的代码中插入的输出管道阶段数。分布式管道和受约束的输出管道可以移动这些寄存器。默认值为`0`。有关详细信息，请参阅输出管道（HDL编码器）.

限制

无法在内部为该块生成HDL可复位同步子系统（HDL编码器）.

另见

阻碍

整数输入RS编码器|整数输出RS解码器HDL优化

物体

通信HDLRSEncoder

在R2012b中引入

整数输入RS编码器HDL优化

描述

港口

输入

`达坦`-输入数据
标量

`斯塔丁`-输入帧指示器的开始
标量

`恩丁`-输入帧结束指示器
标量

`瓦利丁`-有效输入数据指示器
标量

输出

`数据输出`-输出数据
标量

`星头`-输出帧指示器的开始
标量

`捐赠`-输出帧结束指示器
标量

`瓦利多特`-有效输出数据指示器
标量

参数

`码字长度`-码字长度
`7.`（默认值）|范围从7到65535

`消息长度`-信息长度
`3.`（默认值）|正整数

`本原多项式的来源`-本原多项式源
`汽车`（默认）|`所有物`

`本原多项式`-本原多项式提供程序
`[ 1 0 1 1 ]`（默认）|二进制行向量

依赖关系

`穿刺模式的来源`-穿刺模式源
`没有一个`（默认）|`所有物`

`穿刺模式向量`-穿刺向量
`[一（2,1）；零（2,1）]`（默认）|二进制列向量

依赖关系

`本原多项式根的起始幂`-本原多项式根的起始幂
`汽车`（默认）|`所有物`

`B值`-根的起始指数
`1.`（默认值）|正整数

依赖关系

范例

使用HDL优化的RS编码器/解码器库块

算法

扩展能力

C/C++代码生成
使用Simulink®编码器生成C和C++代码™.金宝app

HDL代码生成
使用HDL编码器为FPGA和ASIC设计生成Verilog和VHDL代码™.

另见

阻碍

物体

通信工具箱文件

金宝app

基于MATLAB的桥接无线通信设计与测试

整数输入RS编码器HDL优化

描述

港口

输入

达坦-输入数据标量

斯塔丁-输入帧指示器的开始标量

恩丁-输入帧结束指示器标量

瓦利丁-有效输入数据指示器标量

输出

数据输出-输出数据标量

星头-输出帧指示器的开始标量

捐赠-输出帧结束指示器标量

瓦利多特-有效输出数据指示器标量

参数

码字长度-码字长度7.（默认值）|范围从7到65535

消息长度-信息长度3.（默认值）|正整数

本原多项式的来源-本原多项式源汽车（默认）|所有物

本原多项式-本原多项式提供程序[ 1 0 1 1 ]（默认）|二进制行向量

依赖关系

穿刺模式的来源-穿刺模式源没有一个（默认）|所有物

穿刺模式向量-穿刺向量[一（2,1）；零（2,1）]（默认）|二进制列向量

依赖关系

本原多项式根的起始幂-本原多项式根的起始幂汽车（默认）|所有物

B值-根的起始指数1.（默认值）|正整数

依赖关系

范例

使用HDL优化的RS编码器/解码器库块

算法

扩展能力

C/C++代码生成使用Simulink®编码器生成C和C++代码™.金宝app

HDL代码生成使用HDL编码器为FPGA和ASIC设计生成Verilog和VHDL代码™.

另见

阻碍

物体

通信工具箱文件

金宝app

基于MATLAB的桥接无线通信设计与测试

`达坦`-输入数据
标量

`斯塔丁`-输入帧指示器的开始
标量

`恩丁`-输入帧结束指示器
标量

`瓦利丁`-有效输入数据指示器
标量

`数据输出`-输出数据
标量

`星头`-输出帧指示器的开始
标量

`捐赠`-输出帧结束指示器
标量

`瓦利多特`-有效输出数据指示器
标量

`码字长度`-码字长度
`7.`（默认值）|范围从7到65535

`消息长度`-信息长度
`3.`（默认值）|正整数

`本原多项式的来源`-本原多项式源
`汽车`（默认）|`所有物`

`本原多项式`-本原多项式提供程序
`[ 1 0 1 1 ]`（默认）|二进制行向量

`穿刺模式的来源`-穿刺模式源
`没有一个`（默认）|`所有物`

`穿刺模式向量`-穿刺向量
`[一（2,1）；零（2,1）]`（默认）|二进制列向量

`本原多项式根的起始幂`-本原多项式根的起始幂
`汽车`（默认）|`所有物`

`B值`-根的起始指数
`1.`（默认值）|正整数

C/C++代码生成
使用Simulink®编码器生成C和C++代码™.金宝app

HDL代码生成
使用HDL编码器为FPGA和ASIC设计生成Verilog和VHDL代码™.