冷杉HDL优化率转换

Upsample、过滤和downsample输入信号并生成优化的HDL代码

库:
DSP系统工具箱HDL支持/过滤金宝app

描述

的冷杉HDL优化率转换块upsamples、过滤器和downsamples输入信号。是优化的HDL代码生成和运行在一个样本的每个通道。块实现了多相体系结构,以避免不必要的算术运算,中间采样率高。

块upsamples整数倍的输入信号l它适用于冷杉过滤器,downsamples整数倍的输入信号米。

您可以使用输入和输出控制端口节奏的样本。在默认配置中,块使用输入和输出有效的控制信号。对于额外的流量控制,您可以启用准备好了输出信号和一个请求输入信号。

的准备好了输出端口表示可以接受一个新的输入数据块样本在下一个时间步。当l≥米,你可以使用准备好了信号实现连续输出数据样本。如果你申请一个新的输入样本后每次块返回准备好了信号1,返回一个数据块的输出样例输出有效的信号设置为1在每一个时间步。

当你禁用准备好了端口,您可以应用只有每一个有效数据样本装天花板(L / M)时间的步骤。例如,如果:

l/米= 4/5,那么你可以申请一个新的输入样本在每个时间步。
l/米= 3/2,那么您可以应用一个新的输入样本在每一个时间步。

当你使请求输入端口,输出块返回下一个样品时请求信号是1和一个有效的输出示例。当你禁用请求港口,块返回的输出样本时是可用的。没有新数据可用时,块设置输出有效的信号0。

你可以连接请求输入端口准备好了输出端口的下游。

港口

输入

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`数据`——输入数据样本
标量|行向量

输入数据样本,指定为一个标量,或行向量中每个元素代表一个独立的通道。接受真实的或复杂的数据块。

双和单对仿真数据类型支持,但不是为H金宝appDL代码生成。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|不动点

`有效的`——指示的有效输入
标量

当输入有效的端口是1(真正的),捕获数据块的输入数据端口。你可以申请一个有效数据样本的每一个天花板(L / M)时间的步骤。

数据类型:布尔

`请求`-请求控制信号
标量

当请求端口是1和一个输出数据样本,输出数据样本的块返回的输出数据港口和输出集有效的信号1。没有新数据可用时,块设置输出有效的信号0。当请求端口是0,拥有可用的数据块,直到请求端口设置为1。

你可以连接请求输入端口准备好了输出端口的下游。

依赖关系

要启用这个端口,选择使请求输入端口复选框。

数据类型:布尔

输出

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`数据`——输出数据样本
标量|行向量

输出数据样本,作为一个标量或返回一个行向量中每个元素代表一个独立的通道。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|不动点

`有效的`——指示的有效输出
标量

块设置的输出有效的港口真正的随着每个有效返回的数据输出数据端口。

数据类型:布尔

`准备好了`——准备好控制信号
标量

块集准备好了来真正的表明它准备新的输入数据在下一个周期。

你可以连接准备好了输出端口的请求输入端口的上游。

依赖关系

要启用这个端口,选择使准备好输出端口复选框。

数据类型:布尔

参数

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主要

`插值因子`——插值因子
`3`(默认)|正整数

指定一个因素的样本块篡改输入数据。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64

`大量毁灭的因素`——大量毁灭因素
`2`(默认)|正整数

指定一个因素使得输入数据块的样品。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64

`冷杉滤波器系数`-冷杉滤波器系数
`firpm(70年,[0 0.28 0.32 1],[1 1 0 0])`(默认)|行向量

指定一个行向量的系数下降的权力z¹。

请注意

您可以生成使用信号处理工具箱™过滤器过滤系数(如设计功能fir1)。设计一个低通滤波器的归一化截止频率不超过分钟(1 / L, 1 /米)。块初始化内部过滤状态为零。

控制端口

`使准备好输出端口`-选项,使控制信号
`从`(默认)|`在`

选择启用该参数准备好了端口。

`使请求输入端口`——选项来启用请求控制信号
`从`(默认)|`在`

选择启用该参数请求端口。

数据类型

`舍入模式`-舍入为定点操作模式
`地板上`(默认)|`天花板`|`收敛`|`最近的`|`轮`|`零`

选择一个定点操作的舍入模式。有关更多信息,请参见舍入模式。

`浸透在整数溢出`——溢出行动的方法
`从`(默认)|`在`

指定是否溢出饱和或包装。

从——溢出包装到适当的数据类型可以表示的值。例如,因为130年签署了8位整数,不符合-126年包装。
在——溢出饱和的最小或最大价值,数据类型可以表示。例如,一个溢出与一个签署了8位整数可以浸透到-128或127年。

`系数数据类型`-冷杉滤波器系数数据类型
`fixdt(1, 16日,16)`(默认)

冷杉滤波器系数数据类型,指定为一个fixdt(年代,西城,fl)对象与signedness,字长,部分长度属性。

`输出数据类型`数据类型的输出数据样本
`继承:同一个词长度作为输入`(默认)|`通过内部继承规则`|`fixdt(年代,西城,fl)`

指定数据类型对数据样本的输出。

模型的例子

Downsample信号

把一个信号从48千赫至32 kHz使用HDL优化块冷杉率转换。

使用准备和请求端口控制数据率

把一个信号从40 MHz到100 MHz使用冷杉率转换器HDL优化块。使用可选的请求输入信号和准备好了输出信号来控制数据速率。来表示一个系统时钟频率200 mhz,是非题重复信号连接到模型请求端口。这个配置生成输出样本在100 MHz,即每秒钟时间步。或者,您可以连接这个端口准备好了港的一个下游的块。

算法

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的冷杉HDL优化率转换块实现了完全平行的多相滤波器结构。块的图展示了基于配置的数据类型。

延迟

因为块模型HDL管道延迟,前几个时间步骤存在的初始延迟块返回第一个有效的输出数据样本。延迟取决于滤波器系数和重采样因素。从第一个输入数据来确定延迟样本第一输出数据样本,测量断言输入之间的周期有效的信号和输出有效的信号要高。

性能

为设计性能的一个例子,产生高密度脂蛋白的配置块使用准备和请求端口控制数据率的例子。在5/2例子过滤器重新取样,使用对称71 -自来水过滤器。输入样本和过滤系数是16位宽。Xilinx设计目标^®Virtex^®6 FPGA,采用Xilinx ISE合成和地点和路线的工具。

位置和路由后,设计达到535 MHz时钟频率和FPGA器件的使用这些资源。

附近地区	592年
FFS	979年
Xilinx LogiCORE^®DSP48	15
块RAM (16 k)	0

合成HDL代码的性能变化取决于你的滤波器系数,FPGA的目标,和合成选项。

扩展功能

C / c++代码生成
使用仿真软件生成C和c++代码®编码器™。金宝app

此块支持C / c++金宝app代码生成模型金宝app^®加速器加速器和快速模式和DPI组件生成。

HDL代码生成
生成FPGA和ASIC设计的Verilog和VHDL代码使用HDL编码器™。

影响高密度脂蛋白HDL编码器™提供了额外的配置选项和合成逻辑实现。

高密度脂蛋白架构

这个街区有一个默认的HDL架构。

高密度脂蛋白块属性

ConstrainedOutputPipeline	寄存器的数量在输出中通过移动现有的延迟你的设计。分布式流水线不重新分配这些寄存器。默认值是`0`。更多细节,请参阅ConstrainedOutputPipeline(高密度脂蛋白编码器)。
InputPipeline	数量的输入管道阶段生成的代码插入。分布式流水线和限制输出管道可以移动这些寄存器。默认值是`0`。更多细节,请参阅InputPipeline(高密度脂蛋白编码器)。
OutputPipeline	数量的输出管道阶段生成的代码插入。分布式流水线和限制输出管道可以移动这些寄存器。默认值是`0`。更多细节,请参阅OutputPipeline(高密度脂蛋白编码器)。

另请参阅

块

冷杉率转换

对象

dsp.HDLFIRRateConverter

介绍了R2015b

DSP系统工具箱文档

金宝app

试着用MATLAB仿真软金宝app件,和其他产品下载188bet金宝搏

得到审判现在

冷杉HDL优化率转换

描述

港口

输入

数据——输入数据样本标量|行向量

有效的——指示的有效输入标量

请求-请求控制信号标量

依赖关系

输出

数据——输出数据样本标量|行向量

有效的——指示的有效输出标量

准备好了——准备好控制信号标量

依赖关系

参数

主要

插值因子——插值因子3(默认)|正整数

大量毁灭的因素——大量毁灭因素2(默认)|正整数

冷杉滤波器系数-冷杉滤波器系数firpm(70年,[0 0.28 0.32 1],[1 1 0 0])(默认)|行向量

控制端口

使准备好输出端口-选项,使控制信号从(默认)|在

使请求输入端口——选项来启用请求控制信号从(默认)|在

数据类型

舍入模式-舍入为定点操作模式地板上(默认)|天花板|收敛|最近的|轮|零

浸透在整数溢出——溢出行动的方法从(默认)|在

系数数据类型-冷杉滤波器系数数据类型fixdt(1, 16日,16)(默认)

输出数据类型数据类型的输出数据样本继承:同一个词长度作为输入(默认)|通过内部继承规则|fixdt(年代,西城,fl)

模型的例子

Downsample信号

使用准备和请求端口控制数据率

算法

延迟

性能

扩展功能

C / c++代码生成使用仿真软件生成C和c++代码®编码器™。金宝app

HDL代码生成生成FPGA和ASIC设计的Verilog和VHDL代码使用HDL编码器™。

另请参阅

块

对象

DSP系统工具箱文档

金宝app

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`数据`——输入数据样本
标量|行向量

`有效的`——指示的有效输入
标量

`请求`-请求控制信号
标量

`数据`——输出数据样本
标量|行向量

`有效的`——指示的有效输出
标量

`准备好了`——准备好控制信号
标量

`插值因子`——插值因子
`3`(默认)|正整数

`大量毁灭的因素`——大量毁灭因素
`2`(默认)|正整数

`冷杉滤波器系数`-冷杉滤波器系数
`firpm(70年,[0 0.28 0.32 1],[1 1 0 0])`(默认)|行向量

`使准备好输出端口`-选项,使控制信号
`从`(默认)|`在`

`使请求输入端口`——选项来启用请求控制信号
`从`(默认)|`在`

`舍入模式`-舍入为定点操作模式
`地板上`(默认)|`天花板`|`收敛`|`最近的`|`轮`|`零`

`浸透在整数溢出`——溢出行动的方法
`从`(默认)|`在`

`系数数据类型`-冷杉滤波器系数数据类型
`fixdt(1, 16日,16)`(默认)

`输出数据类型`数据类型的输出数据样本
`继承:同一个词长度作为输入`(默认)|`通过内部继承规则`|`fixdt(年代,西城,fl)`

C / c++代码生成
使用仿真软件生成C和c++代码®编码器™。金宝app

HDL代码生成
生成FPGA和ASIC设计的Verilog和VHDL代码使用HDL编码器™。