checkhdl
检查子系统或模型的HDL代码生成兼容性
描述
checkhdl生成“HDL代码生成检查报告”，将报告保存到目标文件夹中，并在新窗口中显示报告。在生成HDL代码之前，使用checkhdl检查您的子系统或模型。
请注意
执行该命令可以激活模拟启动时打开的块设置范围块，因此调用该块。
该报告列出了导致问题的每个块或子系统的兼容性错误链接。要突出显示和显示不兼容的块，请单击报告中的每个链接，同时保持模型打开状态。
报告文件名为系统_report.html系统是否传递了子系统或模型的名称checkhdl。
当一个模型或子系统通过时checkhdl，这并不意味着代码生成将完成。checkhdl不验证所有块参数。
checkhdl (bdroot)检查当前模型的HDL代码生成兼容性。
checkhdl (dut)使用完整的层次路径检查指定的DUT模型名称、模型引用名称或子系统名称。
checkhdl (gcb)检查当前选定的子系统。
输出= checkhdl(“系统”)不生成报告。相反，它返回a1 xn结构数组，每个错误、警告或消息对应一个条目。系统为模型层次结构的任何级别的子系统指定一个模型或完整的块路径。
指定的名称-值对参数makehdl和makehdltb也可以用checkhdl。有关名称-值对参数的列表，请参见名称-值对参数。
checkhdl报告三个级别的兼容性问题:
错误:导致代码生成过程终止。报告必须不包含错误以继续生成HDL代码。
警告:指出生成代码中的问题，但允许HDL代码继续生成。
消息:表示某些数据类型有特殊处理。例如，HDL Coder™软件自动将单精度浮点数据类型转换为双精度，因为VHDL®和Verilog®不支持单精度数金宝app据类型。
例子
版本历史
在R2006b中引入
