主要内容

自定义黑匣子或HDL Cosimulation接口

您可以在从以下块生成接口时自定义端口名称和设置外部组件的属性：

  • 模型黑匣子实施

  • 子系统黑匣子实施

  • HDL Cosimulation.

接口参数

打开HDL块属性对话框以查看接口生成参数。

下表总结了接口生成参数的名称，值设置和目的。

笔记

您无法在Simulink中明确指定时钟，重置和时钟使能信号金宝app®模型通过使用addclockenableport.那addclockport.， 和addresetport.参数。相反，使用这些参数在生成的HDL代码中添加时钟，重置或时钟使能端口。

参数名称 价值 描述
addclockenableport.

上|离开

默认：上

 如果上，将CLOCK启用输入端口添加到块生成的接口。端口的名称是指定的ClockenableInputport.。
addclockport.

上|离开

默认：上

 如果上，将时钟输入端口添加到为块生成的接口。端口的名称是指定的ClockInputport.。
addresetport.

上|离开

默认：上

 如果上，将重置输入端口添加到为块生成的接口。端口的名称是指定的resetInputport.。
allowdistributedpipelining.

上|离开

默认：离开

 如果上，允许HDL编码器™在块上移动寄存器，从输入到输出或输出到输入。
ClockenableInputport.

默认：clk_enable.

 指定块时钟启用输入端口的HDL名称。
ClockInputport.

默认：CLK.

 指定块时钟输入信号的HDL名称。
约束outputipeline.

默认值：0

 指定您希望代码生成器通过重新分发设计中的现有延迟来在接口输出时插入延迟的次数。
实体名称

默认值：Entity Name String派生自块名称，并在必要时修改以生成合法的VHDL®实体名称。

指定VHDL.实体或者verilog.®模块为块生成的名称。
泛滥

传递包含两个或三个字符串的单元阵列的单元格数组变量，或者输入每个单元阵列的小区阵列，每个单元阵列包含两个或三个字符串。字符串表示VHDL的名称，值和可选数据类型通用的或者verilog.范围。默认数据类型是整数。

默认值：无

指定VHDL的列表通用的或者verilog.范围名称 - 值对，每个都具有可选的数据类型规范，传递给子系统黑盒子执行。

例如，在“HDL块属性”对话框中，输入{'名称'，'价值'，'类型'}，或者，如果数据类型是整数， 进入{'名称'，'价值'}。

设置泛滥使用hdlset_param.，在命令行，输入：

hdlset_param（blockname.，'genericlist'，'{''名称''，''价值''，''类型''}'）;

如果数据类型是整数，在命令行，输入：

hdlset_param（blockname.，'genericlist'，'{''名称''，''价值''}'）;
simmitylatenty.

-1 |0 |正整数

默认值：-1

指定相对于Simulink块的时间步骤中的外部分量的附加延迟。金宝app

如果为0或更高，则此值用于延迟平衡。您的输入和输出必须以相同的速率运行。

if -1，延迟未知。这会禁用延迟平衡。
inlineconfigurations.
（仅限VHDL）

上|离开

默认值：如果此参数未指定，则默认为全局的值inlineconfigurations.财产。

 如果离开，抑制块的配置的生成，并需要用户提供的外部配置。
InputPipeline.

默认值：0

 指定生成的代码中的输入流水线级（管道深度）的数量。
outputpipeline.

默认值：0

 指定生成的代码中的输出流水线级（管道深度）的数量。
resetInputport.

默认：重启

 指定块重置输入的HDL名称。
vhdlarchitecturename.
（仅限VHDL）

默认：RTL.

 指定为块生成的RTL架构名称。仅当架构名称时才生成inlineconfigurations.是上。
VHDLComponentLibrary.
（仅限VHDL）

默认：工作

 指定从中加载VHDL组件的库。

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