主要内容

试验台生成输出参数

指定类型的试验台验证HDL代码生成的模拟工具,使用试验台一代输出参数设置。您可以指定配置参数对试验台一代HDL代码生成>试验台>试验台生成输出。启用该设置当您选择的子系统模型。选择子系统的模型产生高密度脂蛋白菜单上的父母HDL代码生成窗格,然后启动子系统的测试台上的一代。这个设置不可用,如果你选择整个模型。

高密度脂蛋白试验台

启用或禁用HDL试验台的一代。

设置

默认值:选择

在

使一代的HDL代码试验台。代码生成器创建一个高密度脂蛋白试验台通过运行仿真软件金宝app®模拟捕捉DUT的输入向量和期望输出数据。

这个试验台是默认试验台HDL编码器™生成模型。如果您还没有为您的模型生成的代码,运行HDL DUT试验台一代还生成代码。

指定你的HDL模拟器仿真工具菜单。高密度脂蛋白编码器生成生成-运行脚本为您指定的模拟器。

从

抑制代HDL试验台的代码。您可以使用这个选项,当你使用一个替代试验台。

依赖关系

确保DUT的系统选择。这个选项是禁用如果您选择整个模型。

此复选框启用的选项配置部分的试验台窗格。选择一个仿真工具生成脚本构建和运行测试。

命令行信息

属性:GenerateHDLTestBench
类型:特征向量
值:“上”|“关闭”
默认值:“上”

设置此属性,使用hdlset_param或makehdltb。查看属性值,使用hdlget_param。

例如,要生成一个高密度脂蛋白的试验台sfir_fixed / symmetric_fir子系统,通过DUT作为参数makehdltb函数。

makehdltb (“sfir_fixed / symmetric_fir”)

Cosimulation模型

包括启用或禁用生成模型高密度脂蛋白Cosimulation块。这个选项需要一个高密度脂蛋白校验™许可证。选中此复选框后,指定你的仿真工具。您可以选择导师图形®ModelSim®,节奏敏锐的®,或者Xilinx®Vivado®cosimulation模拟器。不支持自定义脚本设置试验台。金宝app

代码生成器配置生成的高密度脂蛋白Cosimulation块符合DUT的端口和数据类型接口选择代码生成。通过连接一个高密度脂蛋白Cosimulation块在DUT的模型,你可以cosimulate设计所需的模拟器。

编码器的附加的特征向量CosimLibPostfix属性指定的名称生成高密度脂蛋白Cosimulation块。

设置

默认值:不选择

依赖关系

确保DUT的系统选择。这个选项是禁用如果您选择整个模型。

命令行信息

属性:GenerateCoSimBlock
类型:特征向量
值:“上”|“关闭”
默认值:“关闭”
属性:GenerateCoSimModel
类型:特征向量
值:“ModelSim”|“尖锐”|“Vivado模拟器”|“没有”
默认值:“ModelSim”

设置此属性,使用hdlset_param或makehdltb。查看属性值,使用hdlget_param。

例如,您可以启用GenerateCoSimModel当你生成一个testbench财产symmetric_fir子系统内部的sfir_fixed使用这两种方法模型。

  • 通过财产作为参数makehdltb函数。

    makehdltb (“sfir_fixed / symmetric_fir”,…“GenerateCoSimModel”,“ModelSim”)

  • 当你使用hdlset_param,你可以设置的参数模型,然后生成HDL代码使用makehdltb。

    hdlset_param (“sfir_fixed”,“GenerateCoSimModel”,“ModelSim”)makehdltb (“sfir_fixed / symmetric_fir”)

另请参阅

SystemVerilog DPI试验台

启用或禁用代SystemVerilog DPI试验台。选择您的HDL模拟器仿真工具。对于SystemVerilog DPI试验台可以选择导师图形ModelSim,节奏门齿,Synopsys对此®或Xilinx Vivado。命令行选项还包括一个风投®模拟器。不支持自定义脚本设置试验台。金宝app

当你设定这个属性,代码生成器生成直接编程接口(DPI)组件对整个仿真软件模型,包括你的DUT和数据源。金宝app你的整个模型必须支持C代码生成金宝app金宝app仿真软件编码器™。代码生成器生成一个SystemVerilog试验台相比,DPI组件的输出与DUT的HDL实现的输出。编码器还构建共享库和仿真脚本生成一个模拟器您选择。

考虑使用这个选项如果默认HDL试验台需要很长时间来生成或模拟。代的DPI试验台有时比默认的版本,因为它不运行一个完整的仿真软件模拟创建试验台数据。金宝appDPI试验台的模拟大数据集比默认的版本要快,因为它不输入或预期的数据存储在一个单独的文件中。

要使用这个功能,你必须有HDL校验和金宝app仿真软件编码器。运行SystemVerilog试验台生成VHDL代码,你必须有一个混合语言HDL模拟器模拟许可证。

设置

默认值:不选择

依赖关系

确保DUT的系统选择。这个选项是禁用如果您选择整个模型。

限制

DUT子系统必须符合以下条件:

  • DUT的输入和输出数据类型的大小不能超过64位。

  • DUT的输入和输出端口不能使用枚举数据类型。

  • 输入和输出端口不能单精度和双精度的数据类型。

  • DUT不能有多个时钟。你必须设置时钟输入代码生成选项单。

  • 使用触发信号作为时钟不能选择。

  • 如果DUT使用向量端口,您必须使用Scalarize向量港口平界面。

命令行信息

属性:GenerateSVDPITestBench
类型:特征向量
值:“ModelSim”|“尖锐”|“自定义”|“风投”|“Vivado模拟器”
默认值:“ModelSim”

设置此属性,使用hdlset_param或makehdltb。查看属性值,使用hdlget_param。

例如,您可以启用GenerateCoSimModel当你生成一个testbench财产symmetric_fir子系统内部的sfir_fixed使用这两种方法模型。

  • 通过财产作为参数makehdltb函数。

    makehdltb (“sfir_fixed / symmetric_fir”,…“GenerateSVDPITestBench”,“ModelSim”)

  • 当你使用hdlset_param,你可以设置的参数模型,然后生成HDL代码使用makehdltb。

    hdlset_param (“sfir_fixed”,“GenerateSVDPITestBench”,“ModelSim”)makehdltb (“sfir_fixed / symmetric_fir”)

另请参阅

仿真工具

模拟器运行测试生成的长椅。该工具生成一个脚本构建和运行您的HDL代码和试验台。

设置

  • 导师图形ModelSim:这个选项是默认的。高密度脂蛋白编码器生成所选类型的测试使用导师图形ModelSim长椅。

  • 抑扬顿挫的:编码器生成所选类型的测试使用节奏敏锐的长椅。

  • Xilinx Vivado模拟器:编码器生成所选类型的测试长椅用Xilinx Vivado模拟器。

  • 自定义:选择这个选项允许自定义脚本选项EDA工具脚本窗格。

  • 风投公司这只支持模拟器金宝appSystemVerilog DPI试验台。

依赖关系

确保DUT的系统选择。这个选项是禁用如果您选择整个模型。

命令行信息

高密度脂蛋白试验台,使用SimulationTool财产。cosimulation使用GenerateCosimModel财产。SystemVerilog DPI试验台,使用GenerateSVDPITestbench财产。

属性:SimulationTool
类型:特征向量
值:“导师图形ModelSim”|“节奏的”|Xilinx Vivado模拟器的|“自定义”
默认值:“导师图形ModelSim”
属性:GenerateCosimModel
类型:特征向量
值:“ModelSim”|“尖锐”|“Vivado模拟器”|“没有”
默认值:“ModelSim”
属性:GenerateSVDPITestbench
类型:特征向量
值:“ModelSim”|“尖锐”|“自定义”|“风投”|“Vivado”
默认值:“ModelSim”

设置此属性,使用hdlset_param或makehdltb。查看属性值,使用hdlget_param。

HDL代码覆盖率

启用或禁用HDL代码覆盖国旗在模拟器生成的脚本

启用了这个选项,当您运行HDL仿真、代码覆盖率收集为您生成的试验台。指定你的HDL模拟器SimulationTool财产。编码器生成生成-运行脚本为您所指定的模拟器。

设置

默认值:不选择

依赖关系

确保DUT的系统选择。这个选项是禁用如果您选择整个模型。

这个选项时被忽略GenerateCoSimBlock选择和SimulationTool被设置为Xilinx Vivado模拟器的。

命令行信息

属性:HDLCodeCoverage
类型:特征向量
值:“上”|“关闭”
默认值:“关闭”

设置此属性,使用hdlset_param或makehdltb。查看属性值,使用hdlget_param。

例如,您可以启用HDLCodeCoverage当你生成一个testbench财产symmetric_fir子系统内部的sfir_fixed使用这两种方法模型。

  • 通过财产作为参数makehdltb函数。

    makehdltb (“sfir_fixed / symmetric_fir”,…“HDLCodeCoverage”,“上”)

  • 当你使用hdlset_param,你可以设置的参数模型,然后生成HDL代码使用makehdltb。

    hdlset_param (“sfir_fixed”,“HDLCodeCoverage”,“上”)makehdltb (“sfir_fixed / symmetric_fir”)