示例概要

需求和先决条件

对于cosimulation和fpga-in-in-loop，您需要以下软件和硬件：

MATLAB®和FPGA设计软件可以在您的计算机上或网络可访问设备上本地安装。如果您使用从网络中使用软件，您需要在计算机中安装第二个网络适配器，为FPGA开发板提供专用网络。请参阅计算机的硬件和网络指南，以了解如何安装网络适配器。

注意：该示例包括代码生成。如果您无权访问HDL编码器软件，则可以跳过此示例中的代码生成步骤，并使用为您提供的HDL文件与FIL向导一起使用FPGA-In--in--in--in--in--in.

为有限状态机创建参考模型

参考模型是实现的行为的模拟模型。它通常在HDL验证中使用，通过将其与RTL实现实例化，为两者提供相同的输入并进行比较它们的输出。验证中的参考模型的优点是它们可以独立于实现（通常由不同的人）开发，提供了对预期行为的独立验证，它们比实际实现更容易（不需要合成或实际设备时序））它们通常在模拟中快速运行。

在此示例中验证传统HDL代码的第一步是为该部分的设计创建参考模型。已经为FSM完成了。打开行为_mimo.slx模型。双击MIMO解码器子系统，您将看到FSM子系统包含一个实现FSM行为的MATLAB功能块。此参考模型将用于验证FSM的传统HDL代码。

1.使用协同仿真向导导入遗留HDL代码

通过在matlab命令提示符下键入以下内容，调用Cosimulation向导：

CosimWizard.

从下拉列表中选择与Simulink的HDL联合仿真和您首选金宝app的HDL模拟器。如果HDL模拟器不在您的系统路径上，请提供路径并单击Next。

添加FSMSubsystem。FSMSubsystem_pkg vhd。vhd, Embedded_Controller。vhd文件(位于"verify_legacy_hdlsrc"文件夹)使用cosimWizard的Add按钮，并重新排序列表来放置fsm子系统。“FSMSubsystem_pkg. vhd”。VHD在列表的顶端，为正确的编译顺序。然后单击Next。

单击以下2面板上的“下一步”以接受默认值并到达输入/输出端口面板。在输入端口列表中，从前3个端口的下拉列表中选择以下端口类型值：

CLK：端口类型=时钟复位：端口类型= reset clk_enable：端口类型=重置

端口类型的这种识别导致COSimulation块强制在HDL模拟器中强制那些信号，而不是要求它们在Simulink图中被驱动。金宝app在此示例中，我们将CLK_ENABLE端口视为其他重置以进行化妆。在继续下一步之前，同样选择CE_OUT选择“未使用”，导致它从CYSimulation块中省略，因为它在Simulink中不需要。金宝app

Cyimulation向导会自动识别HDL代码中的输入和输出，并根据其在那里找到的端口创建Simulink的Cosimulation块。金宝app有关它无法从HDL代码中学习的输出端口有些细节。在HDL代码中，输出只是具有的位数，而无需指示如何在Simulink中解释这些位。金宝app您必须告诉Cosimulation向导是否希望这些位被视为签名或无符号值，并且如果要被解释为固定点数，则将其放在其中。

在“输出端口详细信息”面板中，优化每个输出的数据类型。在这种设计的情况下，输出端口将被解释为如下。请注意，传输端口的HDL代码中有多个标量端口（OUT_1，OUT_6，OUT_9，OUT_10，OUT_11，OUT_12）：

OUT_1：签名，分数长= 0（4个标量）OUT_2：unsigned，分数长度= 0 OUT_3：unsigned，分数长度= 0 OUT_4：unsigned，分数长度= 0 out_5：签名，分数长度= 10 out_6：签名，分数长度= 10（3个标量）OUT_7：签名，分数长度= 2 OUT_8：未签名，分数长度= 0 OUT_9：签名，分数长度= 0（4个标量端口）OUT_10：签名，分数长度= 0（4个标量）OUT_11：签名，分数长度= 10（4个标量）OUT_12：签名，分数长度= 10（4个标量）OUT_13：无符号，分数长度= 0 OUT_14：签名，分数长度= 0

在时钟/重置详细信息面板上设置以下值：

CLK周期= 10 ns，主动边缘=上升复位初始值= 1，持续时间= 27 ns clk_enable初始值= 0，持续时间= 37 ns

单击“下一步”继续到“开始时对齐”面板，并将“HDL时间设置为启动Cosimulation（ns）”至40。

继续执行最后一步并取消选中“自动确定在仿真开始时自动确定时间尺度”复选框。对于此示例，我们知道Cosimulation的时间尺度应该是1秒，在Simulink中对应于HDL模拟器中的10 ns。金宝app有关使用其他设计的自动时间尺度设置功能的信息，请参阅HDL验证程序文档。设置上述时间刻度，然后单击“完成”。

将生成cosimulation块以将传统的HDL代码导入Simulink模型。金宝app您可以将新生成的Cosimulation块和2便利命令块拖放到Simulink模型中，在FSMSubSystem块内部连接到FSMSubSystem的输出端口。金宝app为此示例提供了一种与MIMO解码器子系统内部的比较器和断声块的辅助模型。已添加比较器和断言块以提醒您在嵌入式控制器的参考模型的输出和传统HDL实现之间的输出之间的任何不匹配。

使用以下命令调整生成的cosimulation块的大小以使其更容易将其插入Cosimulation Model：

set_param（'untitled / fsmsubsystem'，'位置'， [0 0 16552]);

打开cosim_mimo.slx模型。将CosimWizard创建的新块和便利命令块拖到Cosimulation模型中，替换MimoDecoder子系统内的占位符子系统。

2.模拟验证遗留HDL代码

在您的Cosimulation模型中，双击“启动HDL模拟器”块以启动所选的HDL模拟器。单击Simulink中的播放按钮以启动Cosimu金宝applation并观察Matlab窗口中显示警告消息。由于参考FSM模型与HDL实现之间的差异，这些在输出信号上表示不匹配。

现在您可以使用Simulink和金宝appHDL模拟器调试特性来隔离问题并修复bug。在这种情况下，会出现错误，因为在HDL实现中错过了状态转换弧。注意，在HDL模拟器的波形显示中，FSM状态在仿真中很早就被卡住了。

修复手写HDL代码并重新运行协同仿真

已为此示例提供更正的HDL代码。使用以下命令将新代码复制到您的工作目录，覆盖嵌入式的坏版本_controller.vhd：

copyfile（fullfile（“verify_legacy_hdlsrc”，“fixed_hdl”，'embedded_controller.vhd'），“verify_legacy_hdlsrc”，'F'）;

通过双击“Compile HDL Design”块重新编译遗留HDL代码。如果在上次执行联合仿真之后HDL模拟器仍然打开，则退出HDL模拟器，并重新启动HDL模拟器，然后重播联合仿真。这次你不应该看到错配。

现在，您已经调试和验证了嵌入式控制器的遗留HDL代码，您可以继续使用fpga在环验证整个MIMODecoder。

设置FPGA设计软件环境

在使用FPGA循环之前，请确保正确设置系统环境以访问FPGA设计软件。您可以使用该功能hdl setuptoolpath.将FPGA设计软件添加到当前MATLAB会话的系统路径中。

为HDL代码生成准备模型

为了准备FPGA在环模型，合并遗留的HDL代码，并为MIMO解码器的其余部分生成新的HDL代码，您需要做两件事来完成FPGA实现:

如果要遵循使用HDL Blackbox准备HDL代码生成模型的所有步骤，请使用不同的名称保存Cosimulation模型，并继续如下更改模型准备：

1.编辑Cosimulation模型以删除FSM参考设计

2.使用HDL编码器BlackBox将传统HDL合并到模型中的模型中

3.重新运行模拟以更新图表。

3.生成HDL代码和fpga在环

这一步需要HDL编码器。如果您没有这个软件，您可以使用预生成的HDL文件进行FIL模拟。直接跳到步骤5。使用filWizard进行模拟。

如果您想按照生成HDL文件的过程返回到模型的顶层，右键单击MIMODecoder子系统并在“HDL Code”下启动HDL Coder Workflow Advisor。

结果将是用于MIMO解码器子系统的FPGA-in-in-Loop仿真的FPGA编程文件，以及包含解码器的原始模型（包括FSM的传统HDL的遗留HDL）的新模型以及与FPGA-IN一起进行的 -循环块。它还将具有具有断言块的比较器，以识别与我们在待化模型中看到的那些类似的错配信号。

4.用fpga在环仿真验证设计

由于生成的验证模型包括fsmsubsystem的辅助，因此您需要使用HDL模拟器运行整个FIL模型。确保从先前的Cosimulation中的HDL模拟器关闭并重新启动HDL模拟器。

在步骤3中生成的FPGA-in-循环模型中，打开FIL块。

选择“加载”以将FPGA编程文件下载到电路板上的设备。

单击Simulink模型中的播放以运金宝app行FPGA-in-in-Loole仿真。

在比较范围和模型中的错误计算中观察结果。您的仿真结果应与参考模型完全匹配。

5.使用FIL向导进行仿真

对于那些没有HDL编码器软件的人来说，该步骤是步骤4的替代方案。如果您已完成步骤4，则不需要继续执行此步骤。

预生成的HDL文件位于“verify_legacy_gen_hdlsrc”文件夹中。您可以使用FIL向导为FPGA-in- loop创建FPGA编程文件。FIL向导还将创建一个可以丢弃的FIL块，因为为本示例提供的FIL模型已经包含了这个FIL块。

输入以下命令打开FIL向导:

filwizard.

在比较范围和模型中的错误计算中观察结果。您的仿真结果应与参考模型完全匹配。

这结论了使用HDL Cosimulation和FPGA-in-in-Loop来验证HDL设计的示例。