设计错误检测

静态检测运行时错误和死逻辑，导出设计范围

检测到的设计错误包括死逻辑、整数溢出、除零以及违反设计属性和断言。金宝app^®设计验证器™使用形式化方法识别模型中难以发现的设计错误，而不需要大量的测试或模拟运行。你使用金宝appSimulink设计验证器突出显示模型中包含设计错误的块和已证明没有设计错误的块。对于每个有错误的块，计算信号范围边界并生成在模拟中重现错误的测试向量。