高密度脂蛋白验证器

验证硬件描述语言(VHDL)和Verilog使用高密度脂蛋白模拟器和FPGA-in-the-loop测试长椅

为Verilog HDL校验™自动生成测试长椅^®和硬件描述语言(VHDL)^®设计验证。您可以使用MATLAB^®或仿真金宝app软件^®直接刺激你的设计,然后分析其使用HDL cosimulation或FPGA-in-the-loop Xilinx响应^®和阿尔特拉^®FPGA板。这种方法消除了需要作者独立的Verilog或硬件描述语言(VHDL)测试长椅。

HDL校验还生成组件重用MATLAB和Simulink模型从节奏在模拟器金宝app^®,导师图形^®,Synopsys对此^®。这些组件可以作为验证检查模型或等更复杂的试验台环境中的刺激那些使用通用验证方法(UVM)。