HDL Verifier™自动生成Verilog测试台^®和硬件描述语言(VHDL)^®设计验证。你可以用MATLAB^®或仿真金宝app软件^®直接刺激您的设计，然后使用HDL协同仿真或与Xilinx一起使用fpga在环分析其响应^®,英特尔^®，及Microsemi^®FPGA板。这种方法无需编写独立的Verilog或VHDL测试平台。

HDL Verifier还生成在Cadence的模拟器中重用MATLAB和Simulink模型的组件金宝app^®， Mentor Graphics^®和Synopsys^®．这些组件可以用作验证检查器模型，也可以用作更复杂的测试平台环境中的刺激，例如使用通用验证方法(Universal verification Methodology, UVM)的环境。