Xilinx Zyn金宝appq平台的HDL编码器支持包
的FPGA部分生成代码ZynqSoC
HDL Coder™X金宝appilinx支持包®Zynq®平台金宝app支持使用Xilinx Vivado生成可集成到FPGA设计中的IP核®或Xilinx ISE。当与…连用时嵌入式编码器®金宝appXilinx Zynq平台支持包，该解决方案可以编程Xilinx Zynq SoC使用C和HDL代码生成。硬件/软件协同设计工作流横跨仿真、原型、验证和实现。
设置和配置
下载并安装支持包，以便与第三方EDA工具和金宝app支持的硬件一起使用
硬件-软件协同设计基础
了解软硬件协同设计工作流，以及如何使用workflow Advisor在SoC平台上运行算法
建模
在Simulink中建模你的算法金宝app®通过使用一个简化的协议映射到AXI4- stream、AXI4- stream Video或AXI4 Master接口
自定义IP核生成
从您的DUT生成HDL IP核，用于部署到默认的系统参考设计或注册到板上的自定义参考设计
定制板和参考设计
为Xilinx Zynq平台定义和注册定制参考设计或定制板
部署与验证
创建包含用户编程的比特流，并下载到Xilinx Zynq平台
您也可以从以下列表中选择网站:
