主要内容

注册DDR3建筑套件

打开实时脚本

实施注册的DDR3接口进行延期分析或延期后验证。

该注册的DDR3架构信号完整性套件包括转移网，定时模型，波形处理级别和注册DDR3接口的通用模型。这包括用于DDR3控制器，寄存器和SDRAM的通用缓冲区模型，以及功能齐全的时序模型以及完整的波形处理级别。您可以修改套件以匹配您的确切实现。然后，对波形质量和时机余量进行完整的前层溶液空间分析和/或完整的延迟验证。

打开注册的DDR3套件

打开注册的DDR3套件并行链接设计师使用OpenSignAlintegrityKit功能。

OpenSignalIntegrityKit（“ ddr3_reg”）；

套件概述

有关注册DDR3架构信号完整性套件的更多信息，包括框图，系统配置，传输网和库，以及有关如何自定义套件以进行特定实现的说明示例作为支持文件。金宝app

参考

[1] JEDEC - DDR3 SDRAM标准。JESD79-3E，2010年7月。

[2] JEDEC - SSTE32882的定义，以奇偶校验和四芯片为DDR3/DDR3L/DDR3U RDIMM 1.5V/1.35V/1.25V应用程序选择时钟驱动器。JESD82-29A，2010年12月。

[3] JEDEC - 拟议的DDR3-800/1066/1333/1600 TDS，TDH VIH.DQ，VIL.DQ和TVAC AC135规格。委员会：JC-42.3C。委员会项目编号：1680.22。

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