位设置

将指定的存储整数位设置为1

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库:
金宝appSimulink /逻辑和比特操作
HDL编码/逻辑和位操作

描述

Bit Set块将存储的整数的指定位设置为1。扩展将被忽略。

方法指定要设置为1的位一些指数参数，其中第0位是最低有效位。

港口

输入

全部展开

`Port_1`- - - - - -输入信号
标量或矢量

用所存储的整数的指定位输入信号。

数据类型:单|双|布尔|不动点

输出

全部展开

`Port_1`——输出信号
标量或矢量

指定位设为1的输出信号。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|布尔|不动点|枚举|公共汽车

参数

全部展开

`一些指数`-位索引
0(默认)|标量或向量

位0为最低有效位的位的索引。

编程使用

块参数：iBit

类型:特征向量

值:正整数

默认的：' 0 '

模型的例子

使用位设置块

如果位2打开位设置块，则位2设置为1。

打开生活的脚本

块特征

数据类型	`布尔^［一个］`\|`不动点`\|`整数`
直接引线	`是的`
多维信号	`是的`
适应信号	`没有`
讨论二阶导数过零检测	`没有`
^［一个］对于布尔信号，不建议使用位操作。

扩展功能

C / c++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

HDL Coder™提供了影响HDL实现和综合逻辑的附加配置选项。

高密度脂蛋白架构

这个块有一个单一的、默认的HDL架构。

高密度脂蛋白块属性

ConstrainedOutputPipeline	通过在设计中移动现有的延迟，在输出处放置寄存器的数量。分布式流水线不会重新分配这些寄存器。默认值是`0`．有关详细信息，请参见ConstrainedOutputPipeline(高密度脂蛋白编码器)．
InputPipeline	要在生成的代码中插入的输入管道阶段的数量。分布式流水线和受限输出流水线可以移动这些寄存器。默认值是`0`．有关详细信息，请参见InputPipeline(高密度脂蛋白编码器)．
OutputPipeline	要在生成的代码中插入的输出管道阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值是`0`．有关详细信息，请参见OutputPipeline(高密度脂蛋白编码器)．

PLC的代码生成
使用Simulink®PLC Coder™生成结构化文本代码。金宝app

定点转换
使用fixed-point Designer™设计和模拟定点系统。

另请参阅

一些明确的|按位运算符|钻头旋转(高密度脂蛋白编码器)|一些转变(高密度脂蛋白编码器)

之前介绍过的R2006a

位设置

描述

港口

输入

`Port_1`- - - - - -输入信号
标量或矢量

输出

`Port_1`——输出信号
标量或矢量

参数

`一些指数`-位索引
0(默认)|标量或向量

编程使用

模型的例子

使用位设置块

块特征

扩展功能

C / c++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

PLC的代码生成
使用Simulink®PLC Coder™生成结构化文本代码。金宝app

定点转换
使用fixed-point Designer™设计和模拟定点系统。

另请参阅

金宝app仿真软件文档

金宝app

基于模型的嵌入式控制系统设计

位设置

描述

港口

输入

Port_1- - - - - -输入信号标量或矢量

输出

Port_1——输出信号标量或矢量

参数

一些指数-位索引0(默认)|标量或向量

编程使用

模型的例子

使用位设置块

块特征

扩展功能

C / c++代码生成使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

PLC的代码生成使用Simulink®PLC Coder™生成结构化文本代码。金宝app

定点转换使用fixed-point Designer™设计和模拟定点系统。

另请参阅

金宝app仿真软件文档

金宝app

基于模型的嵌入式控制系统设计

`Port_1`- - - - - -输入信号
标量或矢量

`Port_1`——输出信号
标量或矢量

`一些指数`-位索引
0(默认)|标量或向量

C / c++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

PLC的代码生成
使用Simulink®PLC Coder™生成结构化文本代码。金宝app

定点转换
使用fixed-point Designer™设计和模拟定点系统。