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设计错误检测

静态检测运行时错误和死逻辑，派生设计范围

设计错误检测包括死逻辑、整数溢出、除零和违反设计属性和断言。金宝app®设计验证器™使用正式的方法来识别模型中难以发现的设计错误，而不需要大量的测试或模拟运行。你使用金宝app仿真软件设计验证器突出显示模型中包含设计错误的块，并证明没有设计错误的块。对于每个带有误差的块，计算信号范围边界并生成一个在模拟中重现误差的测试向量。

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特色的例子

检测整数溢出错误

检测整数溢出错误

利用设计错误检测分析检测模型中的整数溢出错误。金宝appSimulink®Design Verifier™识别可能导致整数溢出的模型构造，然后证明在模拟过程中不能发生整数溢出，或者生成证明整数溢出错误的测试用例。
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检测出绑定数组访问示例模型

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检测模型中超出绑定的数组访问错误。
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分析死逻辑分析的结果

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方法演示如何隔离死逻辑的潜在原因sldvexCommonCausesOfDeadLogic模型。死逻辑检测发现模型中不可达到的目标，导致模型元素保持不活动。
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金宝appSimulink设计验证器文档

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用Simulink自动验证和验证金宝app

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