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控制硬件逻辑和上游数据接口之间的背压
SoC块/硬件逻辑连接
的流FIFO块控制从硬件逻辑到上游数据接口的反压力。它还控制硬件逻辑的上游和下游数据接口之间的流。将此块集成为AXI4数据流应用程序的可配置先进先出(FIFO)块。块允许您配置其深度并设置其几乎全部的阈值。
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dataIn
从数据源输入流数据。将此值指定为一个标量。
数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|不动点
单
双
int8
int16
int32
int64
uint8
uint16
uint32
uint64
不动点
dValidIn
控制信号,指示来自数据源的输入流数据是否有效。当这个值为1(true)时,该块接受dataIn端口。当这个值为0(false),则块忽略dataIn端口。
1
0
数据类型:布尔
布尔
rdyFromDown
指示块是否可以将流数据发送到下行接口的控制信号。当这个值为1(true),下游接口已经准备好,块可以发送流数据。当这个值为0(false),下行接口未准备好,块无法发送流数据。
dataOut
输出流数据到下游接口。此输出数据的数据类型与输入数据的数据类型相同。
dValidOut
指示输出流数据是否有效的控制信号。当这个值为1(true),输出流上的数据dataOut端口有效。当这个值为0(false),输出流上的数据dataOut端口无效。
rdyToUp
指示块是否准备好从上游接口接收流数据的控制信号。当这个值为1(true),块已经准备好接受来自上游接口的流数据。当这个值为0(false),块还没有准备好接受来自上游接口的流数据。
先进先出法的深度
16
指定FIFO的深度。这个值必须是一个正整数,并且是在数据被丢弃之前可以缓冲的最大条目数。
几乎满阈值
8
指定一个值,断言从块到数据源的反压力信号。
要避免数据丢失,请设置一个值,使数据源有足够的时间对反压力做出反应。该值必须为正整数,且小于FIFO深度。
要为您的设计自动生成HDL代码并在SoC设备上执行,请使用SoC建设者工具。看到生成SoC设计.
视频流先进先出
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