主要内容
默认系统参考设计
HDL Coder™软件可以生成具有AXI4或AXI4- lite接口的IP核。您可以将HDL IP核集成到默认的系统参考设计。
的默认的系统是一个基本的参考设计，包含一个ARM处理器和HDL IP核。HDL编码器生成HDL dut IP核心，并将其插入到参考设计中。处理器是主处理器，IP核是从处理器。通过AXI4-Lite接口访问生成的寄存器，处理器可以向IP核读写数据。您可以调优FPGA上的参数，或者通过IP核中的AXI4-Lite接口探测来自FPGA的结果。要调优参数或探测结果，请使用此参考设计外部Simulink金宝app中的模式®．
要指定默认的系统作为目标参考设计:
指定
IP核生成作为目标工作流。打开HDL Workflow Advisor。在设置目标设备和合成工具任务,指定IP核生成随着目标工作流程．
指定
默认的系统作为目标参考设计。在设定目标参考设计任务,为参考设计中,选择默认的系统．您还可以指定是否希望代码生成器在参考设计中自动插入JTAG MATLAB AXI Master IP。有关示例，请参见使用JTAG MATLAB作为AXI Master来控制HDL编码器IP核．
通过工作流生成HDL的IP核，并将IP核集成到默认的系统参考设计。
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