主要内容

Xilinx FPGA板支持金宝app高密度脂蛋白验证器

HDL Verifier™通过提供FPGA板和Simulink中的模拟之间的连接,自动验证FPGA板上的HDL代码金宝app®或MATLAB®

  • FPGA在环(FIL)使您能够运行与FPGA板上运行的HDL设计同步的Simulink或金宝appMATLAB仿真。

  • FPGA数据捕获是一种在FPGA上运行设计时观察来自设计的信号的方法。它根据您的配置和触发设置从FPGA捕获信号数据窗口,并将数据返回到MATLAB或Simulink。金宝app

  • AXI管理器提供从Simulink或MATLAB访问实时板上内存位置。金宝app您必须在FPGA设计中包含AXI管理器IP。

要使用这些特性,必须使用支持的连接类型和支持的合成工具将受支持的FPGA板连接到MATLAB主金宝app机。

金宝app支持Xilinx FPGA板

该支持包支金宝app持表中的单板的FIL模拟、FPGA数据捕获和AXI管理器。

Xilinx支持FPGA数据捕获和AXI管理器金宝app®设备使用Vivado®项目。不支持Xilinx ISE项目。金宝app

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费尔 FPGA数据采集 AXI经理 费尔 FPGA数据采集 AXI经理 费尔一个 FPGA数据采集 AXI经理

Xilinx Artix®7

Digilent®Nexys™4 Artix-7

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Digilent Arty Board x x x x x x

Xilinx Kintex®7

Kintex-7 KC705 x x x x x x x x

Xilinx Kintex UltraScale™

KCU105检测试剂盒

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Xilinx Kintex UltraScale+™

Kintex UltraScale+ FPGA KCU116评估试剂盒

x x x x x 有关更多信息,请参见PCI Express AXI经理

Xilinx斯巴达®6

Spartan-6 SP605 x
Spartan-6 SP601 x
XUP Atlys Spartan-6 x

Xilinx Spartan-7

Digilent火炮S7-25 x x x

Xilinx Virtex®UltraScale

Virtex UltraScale FPGA VCU108评估试剂盒

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Xilinx Virtex UltraScale+

Virtex UltraScale+ FPGA VCU118评估试剂盒

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Xilinx Virtex-7

Virtex-7 VC707 x x x x x x x x
Virtex-7 VC709 x x x x x

Xilinx Virtex-6

Virtex-6 ML605 x

Xilinx Virtex-5

Virtex ML505 x
Virtex ML506 x
Virtex ML507 x
Virtex XUPV5-LX110T x

Xilinx Virtex-4

Virtex ML401 x

请注意

金宝app对Virtex-4设备系列的支持将在未来的版本中移除。

Virtex ML402 x
Virtex ML403 x

Xilinx Zynq®

zynq - 7000 ZC702

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zynq - 7000 ZC706 x x x x x
ZedBoard™ x x x x x 使用标有“PROG”的USB端口进行编程。

ZYBO™Zynq-7000开发板

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PicoZed™SDR开发工具包 x x x
MiniZed™ x x 金宝app仅支持FPGA数据捕获和通过FTDI JTAG的AXI管理器。

Xilinx Zynq UltraScale+

Zynq UltraScale+ MPSoC ZCU102评估试剂盒

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Zynq UltraScale+ MPSoC ZCU104评估试剂盒

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Zynq UltraScale+ MPSoC ZCU106评估试剂盒

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Zynq UltraScale+ RFSoC ZCU111评估试剂盒

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Zynq UltraScale+ RFSoC ZCU216评估试剂盒

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一个基于PCI Express的FIL®仅支持64位Windows操金宝app作系统®操作系统。

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