主要内容

AXI4-Stream视频接口生成模型设计

使用HDL Coder™软件，您可以在模型中实现简化的流像素协议。该软件生成一个具有AXI4-Stream视频接口的HDL IP核。

流式像素协议

可以使用流像素协议进行AXI4-Stream Video接口映射。视频算法对数据进行串行处理，将视频数据生成为像素数据和控制信号的串行流。要了解流式像素协议，请参见流媒体像素接口(视觉HDL工具箱)．

为了用AXI4-Stream视频接口生成一个IP核，在你的DUT接口中，实现这些信号:

  • 像素数据

  • 像素控制总线

的像素控制总线是具有以下信号的总线:

  • hStart

  • 这个到

  • 音速启动

  • 公开发表

  • 有效的

的信号hStart而且这个到分别表示活动行的开始和活动行的结束。的信号音速启动而且公开发表表示帧的开始和帧的结束。

你可以选择对背压信号建模，准备好了，并映射到AXI4-Stream Video接口。

协议信号和时序图

这个图是一个2 × 3像素的图像。活动图像区域是周围有虚线的矩形，周围是非活动像素。像素用它们的灰度值标记。

像素数据和像素控制总线

的计时图像素数据而且像素控制总线信号，你在DUT接口建模。

的像素数据信号是通过AXI4-Stream视频接口传输的主要视频信号。当像素数据信号有效，则有效的信号被断言。

的hStart在活动线路的起始处信号变高。的这个到信号在活动线路的末端变高。

的音速启动信号在第二行活动帧的开始变高。的公开发表在第三行活动帧的末端信号变高。

可选就绪信号

的计时图像素数据,像素控制总线，以及准备好了信号，你在DUT接口建模。

当您将DUT端口映射到AXI4-Stream视频接口时，您可以选择对背压信号建模，准备好了，并映射到AXI4-Stream Video接口。

在从接口中，使用准备好了信号，你可以施加回压。在主界面中，使用准备好了信号，你可以对背压做出反应。

如果你建模准备好了信号在您的AXI4-Stream视频接口，您的主接口必须撤销它有效的信号后一个周期准备好了信号被解除断言。

如果不建模准备好了信号，HDL编码器产生相关的反压逻辑。

建模数据和控制总线信号

你可以用像素数据而且像素控制总线信号，并将信号映射到AXI4-Stream Video接口。你可以选择对背压信号建模，准备好了，并映射到AXI4-Stream Video接口。

该图显示了一个顶级Simulink的示例金宝app®的模型视频源输入。

的帧到像素而且像素到帧块执行视频帧与对象之间的转换像素数据而且像素控制总线在DUT接口。要使用这些模块，您必须安装Vision HDL Toolbox™。

另请参阅帧到像素(视觉HDL工具箱)而且像素到帧(视觉HDL工具箱)．

像素数据与像素控制总线建模

该图显示了如何建模像素数据而且像素控制总线的内部信号DUT子系统。

您可以直接连接有效的信号来自像素控制总线到启用端口。如果没有Vision HDL工具箱软件，请更换像素控制总线选择器而且像素控制总线创建器块。总线选择器而且总线的创造者块分别。

就绪信号建模

您的DUT中的AXI4-Stream视频接口可以选择包含准备好了信号。

例如，您可以在DUT中使用FIFO来存储一些视频数据，然后再处理信号。使用一个FIFO子系统包含高密度脂蛋白FIFO块来存储像素数据和像素控制总线信号。为了将背压施加到上游组件，可以对准备好了信号基于FIFO满信号。

该图显示了如何建模准备好了信号在DUT子系统。

的FIFO子系统块使用高密度脂蛋白FIFO的块。像素数据对于像素控制总线信号。

控件禁用延迟均衡准备好了信号路径。如果启用延迟平衡，编码器可以在上插入一个或多个延迟准备好了信号。

将DUT端口映射到多个通道

当你运行IP核生成工作流，您可以将多个DUT端口映射到AXI4-Stream视频主通道和AXI4-Stream视频从通道。映射到多个接口通道的DUT端口必须使用标量数据类型。使用矢量端口时，最多可以将端口映射到一个AXI4-Stream视频主通道和一个AXI4-Stream视频从通道。

要了解更多信息，请参见使用多个AXI4- stream和AXI4主接口生成HDL IP核．

多采样率模型设计

HDL Coder软件支持在运行IP核生成工作金宝app流程时具有多个采样率的设计。当您将接口端口映射到AXI4- stream Video Master或AXI4- stream Video Slave接口时，要使用多个采样速率，请确保映射到这些AXI4接口的DUT端口在HDL代码生成后以设计中最快的速率运行。

要了解更多信息，请参见多速率IP核生成．

视频玄关插入逻辑

视频采集系统从左到右、从上到下扫描视频信号。当这些系统扫描时，它们在活动视频的行和帧之间产生非活动间隔。这种不活跃的间隔被称为视频门廊。水平门廊在一行的末尾和下一行的开始之间由不活跃的循环组成。垂直玄关由一帧的结束活动线和下一帧的开始活动线之间的非活动循环组成。

这张图显示了一个视频框架，水平门廊分为前门廊和后门廊。

AXI4-Stream视频接口不需要视频通道，但是Vision HDL Toolbox算法需要一个用于处理视频流的通道。如果传入的像素流没有足够的门廊，HDL Coder将所需数量的门廊插入到像素流中。通过使用生成的IP核中的AXI4-Lite寄存器，您可以为每个视频帧自定义这些门廊参数:

  • 每行活动像素(默认值:1920)

  • 活动视频线路:(默认值:1080)

  • 水平门廊长度(默认值:280)

  • 垂直门廊长度(默认值:45)

默认视频系统参考设计

您可以将生成的带有AXI4-Stream视频接口的HDL IP核集成到默认视频系统参考设计。

这个图是一个方框图默认视频系统参考设计体系结构。

你可以用这个默认视频系统参考这些目标平台的设计架构:

  • Xilinx Zynq ZC702评估试剂盒

  • Xilinx Zynq ZC706评估试剂盒

  • ZedBoard

使用默认视频系统参考设计时，必须安装支持包金宝appVision HDL工具箱支持包Xil金宝appinx®Zynq®的硬件．

限制

当您将DUT端口映射到AXI4-Stream视频接口时:

  • DUT端口映射到像素数据信号必须使用标量数据类型。

  • Xilinx Zynq-7000必须是您的目标平台。

  • 你必须使用Xilinx Vivado®作为你的合成工具。

  • 处理器/ FPGA同步必须自由奔跑．

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