数据和有效信号

当数据信号有效时，有效信号被断言。这个图说明了根据简化的流协议的数据和有效信号的关系。当您运行IP核生成工作流时，HDL Coder在HDL IP核中添加了一个流接口模块，该模块将简化的协议转换为完整的axi4流协议。在这个图中，时钟信号用clk表示。

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例如，您可以直接将Valid信号连接到使能端口。

您还可以在DUT中使用一个控制器，为已启用的子系统生成启用信号。

准备好信号(可选)

下游组件使用背压来告诉上游组件它们还没有准备好接收数据。DUT中的AXI4-Stream接口可以选择包括Ready信号。使用就绪信号:

当您使用单个流通道时，默认情况下，HDL Coder生成Ready信号和处理背压的逻辑。背压逻辑将就绪信号连接到DUT使能信号。当输入主备信号低时，DUT被禁用，输出从备信号被驱动低。因为，HDL编码器产生背压逻辑和准备信号，当你使用一个单一的流通道，准备信号是可选的，你不需要在DUT端口建模这个信号。

当您使用多个流通道时，HDL编码器生成一个就绪信号，而不生成背压逻辑。在具有多个流通道的DUT中:

没有背压逻辑可能导致数据丢失。为了避免数据丢失，并在从接口上施加背压或响应主接口的背压:

当你不建模准备信号时设置目标接口task显示一个警告，其中提供了需要Ready端口的接口名称。如果您的设计不要求施加或响应背压，请忽略此警告。

如果在AXI4-Stream接口中对Ready信号建模，主接口将在取消断言Ready信号后的一个时钟周期内忽略Data和Valid信号。一旦就绪信号被断言，您就可以开始发送数据和有效信号。解除就绪信号断言后，可以再发送一个数据和有效信号。

如果不建模Ready信号，HDL编码器生成信号和相关的背压逻辑。这个图说明了根据简化的流协议，Data、Valid和Ready信号之间的关系。当您运行IP核生成工作流时，HDL Coder在HDL IP核中添加了一个流接口模块，该模块将简化的协议转换为完整的axi4流协议。在这个图中，时钟信号用clk表示。

例如，如果您在DUT中有先进先出(FIFO)来存储一帧数据，以便向上游组件施加反压力，则基于FIFO Full信号建模Ready信号。

TLAST信号(可选)

DUT上的AXI4-Stream接口可以选择建模TLAST信号，该信号用于指示一帧数据的结束。如果你不建模这个信号，HDL编码器为你生成它。在AXI4-Stream Slave接口上，传入的TLAST信号被忽略。在AXI4-Stream Master接口上，当有效样本数达到默认帧长度值时，断言自动生成的TLAST信号。默认帧长度值可以使用目标接口表中的AXI4-Stream接口选项设置。看到的,ax4流数据的接口选项．

当IP核有一个AXI4 Slave接口时，默认帧长度值存储在IP核的一个可编程寄存器中。您可以在运行时更改默认的帧长度。当默认的帧长度寄存器在一帧中间被改变时，TLAST计数器状态被重置为零，并且TLAST信号被提前断言。您可以在IP核生成报告中找到可编程TLAST寄存器的地址。

数据和有效的信号建模要求

当您将向量端口映射到AXI4-Stream接口时:

流算法子系统遵循与将标量端口映射到AXI4-Stream接口的模式相同的Data和Valid信号建模模式。看到在Simulink中建模数据和有效信号金宝app．

例子

要将向量端口映射到AXI4-Stream接口，请打开hdlcoder_sfir_fixed_vector.slx模型。在hdlcoder_sfir_fixed_vector.slx模型中，symmetric_fir块是流算法子系统。

默认的帧长度

当您不建模TLAST信号时，为AXI4 Stream Master接口指定默认帧长度(TLAST)值。在生成的IP核中为您创建TLAST信号，当有效样本的数量计数到默认帧长度计数器中的值时，该信号被断言。当生成的IP核具有AXI4从接口时，HDL编码器生成默认帧长度作为可编程寄存器。当默认的帧长度寄存器在一帧中间被改变时，TLAST计数器状态被重置为零，并且TLAST信号被提前断言。有关更多信息，请参见TLAST信号(可选)．当您不选择生成默认的AXI4从接口默认的帧长度是作为一个常量生成的，而不是作为一个可编程寄存器。

样品的包装尺寸

指定向量数据是作为样本处理还是作为帧处理。

包装方式

属性时，指定如何打包向量元素样品的包装尺寸设置为“所有”。打包模式适用于AXI4-Stream从通道和主通道。在主通道上，数据使用位对齐或幂2对齐格式打包。在从通道上，数据将根据主通道的打包格式进行解包。