Xilinx Zyn金宝appq平台的HDL编码器支持包

为FPGA部分生成代码ZynqSoc

Xilinx的HDL 金宝appCoder™支持包^®Zynq^®平台金宝app支持可以使用Xilinx Vivado集成到FPGA设计中的IP内核的产生^®或xilinx ise。当与嵌入式编码器^®金宝appXilinx Zynq平台的支持包，该解决方案可以使用C和HDL代码生成编程Xilinx Zynq SoC。硬件/软件代码工作流程跨越模拟，原型制作，验证和实现。

设置和配置

下载并安装支持软件包，用于第三方EDA工具金宝app和支持的硬件

硬件软件共同设计的基础知识

了解硬件软件共同设计工作流以及如何使用工作流顾问在SOC平台上运行算法

造型

在Simulink中建模您的算法金宝app^®通过使用简化的协议将映射到AXI4-Stream，AXI4-Stream视频或AXI4主接口

自定义IP核心生成

从您的部署到默认系统参考设计或在董事会注册的自定义参考设计中生成HDL IP核心

定制板和参考设计

定义和注册定制参考设计或Xilinx Zynq平台的自定义板

部署和验证

创建包含用户编程的Bitstream并将其下载到Xilinx Zynq平台