对齐两个像素数据流
Vision HDL工具箱/实用程序
这像素流控制器块通过延迟一个流来同步两个像素流以匹配参考流的定时。许多Vision HDL Toolbox™算法延迟像素流,并且在调整算法参数时延迟量可以更改。您可以使用此块对齐用于覆盖,比较或组合两个流的流,例如在高斯模糊操作中。将延迟流连接到Refpixel.和refctrl.输入端口,以及前面的流到像素和Ctrl.输入端口。
此波形图显示了输入流,Pixelin.
和Refpixelin.
及其相关的控制信号。参考输入帧开始于迟到Pixelin.
框架。输出信号显示块延迟Pixelin.
匹配参考流,并且两个输出流共享控制信号。波形显示输入之间的短延迟refctrl.
和产出refctrl.
。在此模拟中,以适应输入流之间的四行的延迟,最大行数参数必须设置为至少4个。
块存储来自的数据像素输入端口到圆形缓冲器,然后读取线路以与参考控制信号对齐。该块还存储每行开始的地址。为了匹配缓冲数据路径的添加处理延迟,块延迟参考像素数据和控制信号约10个周期。
该图显示了块的体系结构。RAM循环缓冲器是2的内存m像素,在哪里m是最大行数+日志2(行缓冲区大小)。行地址缓冲区具有最大行数地点。如果是的ctrl.hstart.
第一个之前的断言Refctrl.hstart.
断言大于线路地址缓冲区的大小,块覆盖了两个缓冲区并损坏了输出。在这个图中,最大行数是四个,所以存在四个位置来存储缓冲区中的线地址。帧启动缓冲区是存储的单个位置ctrl.vstart.
。两个流之间的延迟必须小于帧之间的时间。
当输入时像素是矢量或矩阵,块为每个元素复制RAM循环缓冲区。该图显示了三个RAM循环缓冲器,以表示三组件像素流。每个RAM循环缓冲器是2m内存位置。对于多轴流,块调整线缓冲区大小以存储1 /像素数量像素。例如,对于一个4×3的输入流,每个缓冲器存储一行的像素的¼,并且有12个RAM循环缓冲区,每个ram循环缓冲器,每个ram循环缓冲区有2个M-2地点。线路地址缓冲区尺寸保持相同。