法拉第加速SIP开发，通过基于模型的设计将NAND闪存控制器ECC发动机门数减少了57%

在法拉第的开发工作流程中，工程师创建设计模块，可以快速配置并组装成集成的系统级模型。在过去，这些模块是用SystemC、c++或Verilog手工编码的^®．当内存控制器标准改变时，模块必须重新编码。手工编码不仅需要时间，而且为了在专有的仿真平台上进行RTL仿真，这些模块常常必须移植到另一种语言。

当法拉第的模块包含离散时间相互作用时，模拟本身就很慢。例如，控制双数据速率(DDR)内存或闪存数据流的模块必须采用复杂的通信协议并管理大量数据。事实证明，模拟这些模块非常缓慢，为了赶上最后期限，法拉第不得不限制设计迭代和测试。由于几乎没有时间进行优化，工程师们只做了最坏的情况，这导致了有更多闸门的次优设计，以及比必要的更高成本。

法拉第工程师使用MATLAB建立了一个新的工作流程^®,仿金宝app真软件^®和状态流^®建模和模拟他们的系统级设计，以及Simulink Coder™和HDL Coder™从他们的模型生成代码。金宝app

在Simulink和S金宝apptateflow中，工程师们模拟了多个设计模块，包括用于DDR和flash控制器的有限状态机(fsm)。他们在Simulink中进行了大量的仿真，以确保模型对于一系列配置的周期准确。金宝app他们使用MATLAB对模型进行统计分析。

在架构设计阶段，法拉第工程师评估了各种模块组合，并尝试了不同的参数值。他们利用模拟结果来优化和改进设计。Chen说:“状态流使工程师能够在一个易于理解的抽象层次上详细地交流复杂的控制器设计。

作为RTL模拟的更快替代方案，法拉第工程师使用Simulink Coder从他们的模型生成C代码。金宝app这段C代码提供了一个程序员的设计视图，可以集成到许多虚拟平台解决方案中，用于软件开发和系统级架构探索。金宝搏官方网站

在实现阶段，法拉第工程师使用HDL Coder从相同的Simulink模型中自动生成HDL代码，以集成到RTL仿真中，而不是手动编码他们的设计。金宝app这种工作流程使法拉第缩短了从架构设计到基于fpga的原型的设计过程。

Faraday已经完成了DDR和flash控制器项目，并按时向客户交付了SIP设计。工程团队通过重用和调整现有模型来加速未来内存控制器项目的开发。