高密度脂蛋白编码器
为FPGA和ASIC设计生成VHDL和Verilog代码
开始：
高级硬件设计
设计您的子系统通过从300多个HDL-Ready Simulink块，MATLAB函数和StateFlow金宝app图表中选择。模拟您设计的硬件行为，探索备用架构，并生成可合成的VHDL或Verilog。
脉冲检测算法的硬件架构。
供应商无关的目标
生成可合成的RTL，用于一系列实现工作流程和FPGA，ASIC和SOC设备。重用相同模型进行原型和生产代码生成。
可以在任何FPGA，ASIC或SOC设备上部署的高效供应商无关的合成RTL。
可读，可跟踪的HDL代码
符合功能安全标准，如DO-254.那ISO 26262.,IEC 61508.通过维持您的要求，模型和HDL之间的可追溯性。生成的HDL符合行业标准规则，可用于代码审查。
生成链接到源模型和需求的HDL代码。
更快的硬件开发
通过在一个环境中集成算法和硬件设计，通过集成算法和硬件设计更有效地汇聚在高质量的系统设计上。探讨硬件实现如何在工作流程早期影响算法限制的洞察。
协作将硬件实现细节添加到工作流程的早期算法。
更优化的设计
在提交到RTL实现之前，探索各种硬件架构和定量量化选项。高级合成优化有效地映射到设备资源，例如逻辑，DSP和RAM。
迅速探索各种实现选项。
验证和调试高级功能，并生成模型以进行RTL验证。
fpga器件
生成高效地图的RTLXilinx.那英特尔,MicrosemiFPGA和SoC设备。使用的地图输入和输出到设备级I / O和AXI寄存器硬件支持包金宝app对于流行的电路板，或定义自己的自定义参考设计。
在FPGA原型板上测试一种无线通信算法。
实时仿真与测试
目标可编程FPGA I / O模块从speedgoat.和其他使用HDL工作流程顾问，并模拟使用金宝appSimulink Real-Time™。本机浮点（9:19）HDL代码生成简化了高精度原型的工作流程。
使用HDL Workflow Advisor针对SpeedGoat FPGA I / O板。
无线通信
使用Live或捕获信号设计系统级算法，然后添加硬件架构详细信息或重用子系统和块无线HDL Toolbox™。部署到预配置软件定义无线电(SDR)平台或自定义目标硬件。
实现无线通信算法的硬件架构。
从浮点电机控制算法生成HDL。
视频和图像处理
生成有效的RTLVision HDL Toolbox™块和子系统，为视觉处理算法的流硬件实现建模。通过建模内存和软件事务延迟来改进算法SOC Blockset™。
HDL优化的视频和图像处理块。
边境植物建模
执行复杂Simscape™的实时仿真硬件循环（HIL）工厂模型运行在FPGA快速控制原型系统。使用Simscape HDL工作流顾问自动编程SpeedGoat FPGA I / O模块。
转换SIMSCAPE工厂模型以在SpeedGoAT FPGA I / O板上部署。
设计和验证工作流程
将算法设计连接到硬件实现涉及超过HDL代码生成。学习最佳实践（15:25）用于原型设计和生产流程。
硬件设计
开发有效地在流数据上工作的算法。使用HDL-READY SIMULINK块，自定义MATLAB功能块和状态流图添加硬件架构详细信息金宝app。
自动化定点量化，使用本机浮点合成，或使用每个本机的组合。
原型设计和验证
应用换档验证以尽早消除错误，并确保在系统上下文中的要求时使用硬件功能。采用HDL Verifier™直接从MATLAB和Simulink调试FPGA原型，并生成组件以加速RTL验证。金宝app
验证高级功能，在连接到Simulink的FPGA上模拟生成的HDL，并生成模型。金宝app
