高密度脂蛋白验证器
使用HDL模拟器和FPGA板对Verilog和VHDL进行测试和验证
HDL验证器™允许您测试和验证Verilog®和硬件描述语言(VHDL)®用于fpga、asic和soc的设计。您可以通过在MATLAB中运行的测试台来验证RTL®或仿真金宝app软件®使用与HDL模拟器的联合仿真。这些相同的测试平台可以与FPGA和SoC开发板一起使用，以验证硬件中的HDL实现。
HDL验证器提供了在Xilinx上调试和测试FPGA实现的工具®和英特尔®董事会。您可以使用MATLAB对内存映射寄存器进行读写，以便在硬件上测试设计。您可以在设计中插入探针，并设置触发器条件，以便将内部信号上传到MATLAB中进行可视化和分析。
HDL Verifier生成用于RTL测试平台的验证模型，包括通用验证方法(UVM)测试平台。这些模型在支持SystemVerilog直接编程接口(DPI)的模拟器中本地运行。金宝app
开始:
调试和验证系统设计
使用MATLAB和Simulink中的系统测试台和黄金参考模型验证Verilog或VHDL代码符合功能规范。金宝app使用MATLAB或Simulink与Cadence验证设计金宝app®敏锐的®和Xcelium™模拟器或Mentor Graphics®ModelSim®和,®模拟器。
用HDL联合仿真验证金宝appSimulink模型。
集成现有的HDL代码
将遗留的或第三方HDL代码合并到MATLAB算法或Simulink模型中进行系统级仿真。金宝app使用联合仿真向导自动导入Verilog或VHDL代码，并连接到Mentor Graphics或Cadence HDL模拟器。
使用协同仿真向导导入VHDL或Verilog。
衡量HDL代码覆盖率
使用Mentor Graphics和Cadence HDL模拟器中的代码金宝app覆盖分析工具和交互式源代码调试器的结果，评估和改进Simulink中的测试台。执行交互式测试或编写脚本来驱动批处理模拟。
通过协同仿真获取代码覆盖率统计信息。
UVM组件代
从Simulink模型生成完整的通用验证方法(UVM)测试台。金宝app生成验证组件，如UVM序列、计分板和待测设计(dut)，并将它们合并到生产测试平台中。
用于功能验证的UVM环境。
SystemVerilog DPI组件生成
从MATLAB函数或Simulink子系统生成SystemVerilog DPI组件，作为行为模型，用于功能验证环境，包括Sy金宝appnopsys VCS®Cadence Incisive或Xcelium，以及Mentor Graphics ModelSim或Questa。
生成SystemVerilog组件。
SystemVerilog断言
从Simulink模型中的断言生成本机SystemVerilog断言。金宝app使用生成的断言来确保在Simulink和生产验证环境中对设计行为的一致验证。金宝app
从断言块生成代码。
FPGA-in-the-Loop测试
使用在MATLAB或Simulink中运行的系统测试台来测试在FPGA板上执行的HDL实现金宝app。将您的主机自动连接到Xilinx，英特尔®和Microsemi®基于以太网、JTAG或PCI Express的FPGA板®．
使用FPGA板执行FPGA在环验证。
FPGA数据捕获
从FPGA上执行的设计中捕获高速信号，并自动加载到MATLAB中查看和分析。分析整个设计中的信号，以验证预期行为或调查异常情况。
采集信号并上传至MATLAB进行分析。
用MATLAB从内存读/写
通过将MathWorks中的HDL代码插入到FPGA设计中，通过JTAG、以太网或PCI Express从MATLAB访问板上内存位置。测试FPGA算法，通过读或写访问AXI寄存器，并在MATLAB和板上内存位置之间传输大信号或图像文件。
从MATLAB访问板上内存位置。
高密度脂蛋白Cosimulation自动化
对生成的Verilog或VHDL代码进行自动验证高密度脂蛋白编码器直接从HDL Workflow Advisor工具。
使用HDL Workflow Advisor生成一个HDL协同仿真模型。
FPGA测试自动化
通过集成Xilinx、Intel和Microsemi开发工具生成FPGA位流，在MATLAB或Simulink的测试台上执金宝app行硬件验证。在Simulink模型中添加测试点来捕金宝app获信号并加载到MATLAB中进行查看和分析。
使用HDL Workflow Advisor生成一个fpga在环模型。
SystemVerilog DPI测试台
在生成HDL代码期间，从Simulink模型生成SystemVerilog测试台。金宝app使用包含Synopsys VCS、Cadence Incisive或Xcelium、Mentor Graphics ModelSim或Questa和Xilinx Vivado模拟器的测试台验证生成的Verilog或VHDL代码。
使用HDL编码器生成DPI组件。
虚拟原型
使用TLM 2.0接口生成SystemC虚拟原型模型，用于虚拟平台仿真。
从Simulink模型中创建虚拟平台可执行文件。金宝app
IP-XACT支金宝app持
定制通过导入IP-XACT™XML文件生成的组件的TLM接口。使用TLM生成器生成IP-XACT文件，其中包含Simulink和生成的TLM组件之间的映射信息。金宝app
从Simulink模型生成IP-XACT文件。金宝app
通用验证方法(UVM)支持金宝app
生成UVM驱动程序或监控从Simulink模型金宝app
功能覆盖
在SystemVerilog模拟期间，通过使用验证语句在Simulink测试台金宝app模型中
SystemVerilog港口
在生成UVM或SystemVerilog DPI组件时，需要控制SystemVerilog端口的数据类型
金宝app仿真软件将来发布
在Simulink工具条的上下文选项卡中执行SystemVerilog DPI生成金宝app
看到发布说明有关这些特性和相应功能的详细信息。
用于FPGA、ASIC和SoC开发的MATLAB
领域专家和硬件工程师使用MATLAB®和仿真软金宝app件®开发用于在FPGA、ASIC和SoC设备上部署的原型和生产应用程序。
