高密度脂蛋白验证器
测试和验证Verilog而且硬件描述语言(VHDL)使用HDL模拟器和FPGA板
HDL验证器™让您测试和验证VHDL®和Verilog®fpga, asic和soc的设计。您可以使用运行在MATLAB中的测试台来验证RTL®或仿真金宝app软件®使用与西门子的联合仿真®,®或ModelSim®,节奏®Xcelium™和Xilinx®Vivado®模拟器。您可以在FPGA开发板上重用这些相同的测试工作台,以验证硬件实现。
HDL Verifier为RTL测试平台和完整的通用验证方法(UVM)环境生成SystemVerilog验证模型。这些模型在Questa、Xcelium和Vivado模拟器以及Synopsys中本机运行®VCS通过SystemVerilog直接编程接口(DPI)。
HDL验证器提供了在Xilinx、Intel上调试和测试实现的工具®,微芯片MATLAB的板子。您可以在设计中插入探针并设置触发条件,将内部信号上传到MATLAB中进行可视化和分析。
开始
学习HDL验证器的基础知识
协同仿真验证
HDL仿真器与MATLAB和Simulink的协同仿真金宝app
FPGA硬件验证
将FPGA板与MATLAB和Simulink连接,用于硬件设计的验证和调试金宝app
使用UVM和SystemVerilog组件进行验证
生成UVM或SystemVerilog DPI组件
集成验证与HDL代码生成
生成测试台架来验证用HDL Coder™生成的HDL代码
事务级模型生成
SystemC TLM虚拟原型的生成
HDL验证器支持的硬件金宝app
金宝app支持第三方硬件,如Xilinx、Intel和微芯片FPGA板