杰克·埃里克森,MathWorks
金宝app®广泛用于FPGA和ASIC设计项目中的系统级仿真和早期验证。这些项目中的许多都有已经用VHDL编写的块和子系统®或Verilog®. HDL验证器™ 可以将这些手写或重复使用的代码导入到将Simulink连接到Mentor的HDL模拟器的协同模拟块中金宝app®或节奏®.
本视频演示了为将在Mentor Questa中模拟的CORDIC函数导入VHDL的工作流程®连接到Simulink中的测试环境。它还详细说明了如何指定数据类型和采样时金宝app间映射,以实现准确高效的协同模拟。
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