“HDL Verifier在我们的MATLAB模型和逻辑模拟器之间提供了直接的协同仿真接口，这使我们能够更早地验证我们的设计，更快地发现问题，完成更多的测试，并压缩我们的整个开发周期。”
杰森·普莱，哈里斯公司
Harris公司的工程师习惯于在紧张的时间内交付复杂的基于fpga的信号处理系统。为了满足客户经常严格的要求和他们自己的质量标准，工程师在合成每个系统之前彻底验证HDL设计。
在过去，HDL验证需要几个手动步骤。哈里斯公司的工程师通过使用HDL验证器实现了这一过程的自动化™提供了一个双向的MATLAB链接®系统模型和HDL设计在Cadence中仿真®敏锐的®．新的过程消除了算法规范和HDL验证之间的歧义，减少了重复工作，并改进了系统和HDL工程师之间的通信。
“与MATLAB和HDL Verifier的联合仿真不仅使它更容易在子系统级别上进行模拟，它还使我们能够更彻底地验证整个系统，”Harris的高级工程师Jason Plew说。“我们大大减少了开发子系统测试台所需的时间，这使我们能够更早地验证和调试我们的设计。”
Harris的工程师需要设计和验证一个跨越多个Xilinx的信号处理系统®Virtex®fpga。在这个劳动密集型的过程中，一旦模拟了子系统的一个定点模型，团队就会导出包含刺激数据和模拟预期结果的大文本文件，并将它们导入Cadence Incisive。然后，一位经验丰富的工程师用HDL编写测试台来读取数据，施加刺激，并验证结果。如果结果不一致，该团队必须深入研究大量的结果文件，以找出模拟失败的地方和原因。对于测试特性的每一次变化，他们都必须重新导出模拟数据，这需要8个小时繁琐的手工工作。
Plew回忆道:“我们花费了相当多的时间为每个子系统进行手动步骤，结果，我们只有时间在截止日期前完成30%的期望系统级测试用例。”
Harris需要一种方法来直接驱动逻辑模拟器中的输入信号，从而消除编写HDL测试台的需要以及管理测试数据的巨大文本文件的开销。
哈里斯的工程师在MATLAB中建模和模拟了他们的信号处理系统。MATLAB模型成为一个可重用的测试平台，他们可以使用交互方式，使用HDL Verifier与他们的Cadence Incisive模拟器共同模拟。
用MATLAB和DSP系统工具箱™，工程师们开发了一个理想的基带信号处理数据路径的浮点模型，他们用它来验证设计满足功能要求。
在将模型转换为定点后，他们优化了算法，以便在硬件上实现。在MATLAB中进行了额外的模拟，以确保定点实现符合规范。
将定点模型作为可执行的规范，Harris工程师随后用HDL实现了系统。
该团队使用HDL Verifier使MATLAB代码作为实现的测试平台。通过协同仿真界面，利用MATLAB为HDL仿真提供刺激，并对仿真结果进行分析。
为了加速多个测试用例的执行，Harris的工程师开发了一个MATLAB控制脚本，用于跨Linux计算网格管理多个并行的共同模拟。
在合成并成功演示该设备之前，该团队使用这种方法快速验证了单个子系统以及整个信号处理链。哈里斯公司的工程师已经开始将同样的方法应用于其他项目，包括一个需要百万点快速傅里叶变换的项目。
功能验证时间减少85%以上．“过去，一个有经验的工程师大约需要8个小时来准备一个子系统测试平台，”Plew说。“有了HDL Verifier，我们可以在一个小时内创建一个，因为MATLAB生成刺激并执行分析，我们已经在MATLAB中准备好了所有的测试结果进行后处理。”
100%的计划测试用例完成．Plew说:“我们之前的过程是如此复杂，以至于我们经常在子系统级别执行很少的验证，而且我们的时间表使我们无法在系统级别运行超过30%的预期测试用例。”“使用MathWorks工具，我们使用自动化过程生成并模拟了100%的测试用例，这使我们能够在子系统级别找到大多数缺陷。”
设计实现没有缺陷．Plew指出:“我们省去了数周的实验室调试时间，因为我们使用HDL Verifier在MATLAB和Cadence Incisive中共同模拟HDL代码，从而彻底验证了设计。”“事实上，FPGA的数据路径元素从一开始就按照设计的方式执行。”
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