Semtech加速数字接收机fpga和asic的开发
挑战
解决方案
结果
- 原型制作速度快了50%
- 验证时间由数周缩短至数天
- 提供了优化的、性能更好的设计
“编写VHDL很乏味，手写代码仍然需要验证。使用Sim金宝appulink和HDL Coder，一旦我们模拟了模型，我们可以直接生成VHDL和原型FPGA。它节省了大量时间，生成的代码包含了一些我们没有想到的优化。”
弗朗茨·普里亚农，Semtech公司
无线射频接收机的应用范围广泛，包括无线安全系统、工业监控、抄表和家庭自动化。过去，半导体供应商主要使用模拟设计来制造这些接收器。如今，供应商正在向数字和混合信号设计过渡，以降低功耗并简化与其他组件的集成。
Semtech的工程师正在将MathWorks工具用于基于模型的设计，以过渡到数字平台。多年来，工程师们用MATLAB为过滤器建模和生成HDL代码®和滤波器设计HDL编码器™．在他们最近的项目中，他们使用了Simulink金宝app®和HDL编码器™生成VHDL®为了整个设计。
Semtech的IC设计工程师Frantz Prianon说:“手写VHDL没有任何优势。“通过Sim金宝appulink和HDL Coder，我们有了一个系统模型。我们模拟它，所以我们知道它是有效的。我们从它生成代码，所以我们可以使用一个模型，直到项目结束。这是一个重要的能力，因为我们确信我们所实现的与设计相匹配，设计符合规范。”
挑战
Semtech的工程师需要开发一种数字接收机链，用于使用低中频架构的频移键控(FSK)和最小移键控(MSK)解调。他们希望在项目的预研究阶段评估多个设计思想的性能、功耗和布局区域。为每个设计方案编写VHDL非常耗时，从而限制了团队可以考虑的备选方案的数量。
在原型开发阶段之后，Semtech的工程师们希望改进他们传统的生产代码开发工作流。Prianon说:“在我们对系统进行建模以确保它们满足要求之后，我们过去常常在VHDL中重新实现它们，并在新工具中重新运行模拟。”“我们总是有可能引入错误，而且我们永远无法确保模型与新的VHDL代码完全对应。”
解决方案
Semtech使用MathWorks工具进行基于模型的设计，以快速探索和评估设计思想，生成生产VHDL代码，改善工程团队之间的协作，并加速开发用于FSK和MSK解调的数字接收链。
在预研究阶段，Semtech工程师根据系统规格在Simulink中创建了一个浮点模型。金宝app他们使用了“通信工具箱”中的积木™对信道中的噪声进行建模，实现FSK和MSK解调。
使用信号处理工具箱™DSP系统工具箱™一名工程师设计并分析了级联积分器梳式(CIC)和有限脉冲响应(FIR)数字滤波器，而另一名工程师则使用Simulink研究了σ - δ模数转换器(ADC)、锁相环(PLL)和整个系统的其他部分。金宝app
一旦数字接收器链的各个部分被模拟出来，工程师们就会相互分享他们的Simulink模型，以验证他们的组件设计在系统集成之前能够协同工作。金宝app
工程师们运行模拟来验证设计，并使用通信工具箱中的误码率计算块来计算误码率。
使用定点设计器™，他们将设计从浮点转换为定点表示，用于进行位真模拟。
Semtech工程师使用HDL Coder从完整接收链的Simulink模型生成VHDL。金宝app为了验证VHDL，他们使用了HDL验证器™来共同模拟他们的Simulink设计金宝app导师图形®,®模拟器．
Semtech目前正在研究接收器链的ASIC实现。
结果
原型制作速度快了50%．“当我们自己编写VHDL时，创建一个FPGA原型很容易就需要两个月的时间，”Prianon说。“通过Sim金宝appulink和HDL Coder，我们消除了每个块的繁琐手工编码，并在几周内创建原型。”
验证时间由数周缩短至数天．Prianon回忆道:“在以前的项目中，我们至少要花两周的时间来编写测试平台来验证我们的VHDL。”使用HDL Verifier，我们可以运行协同模拟，测试模型中的多个关键点，并验证VHDL，通常在不到一天的时间内完成。”
提供了优化的、性能更好的设计．基于模型的设计使Semtech从需求到磁带的开发时间缩短了约33%。“我们利用节省下来的时间来改进设计，”普里亚农说。MathWorks工具使我们能够探索更多的替代方案和新功能，并最终交付更优化、性能更好的设计。”
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