过滤器设计HDL编码器
为固定点过滤器生成HDL代码
Filter Design HDL Coder™生成可合成的便携VHDL®和Verilog®用MATLAB设计实现定点滤波器的代码®在FPGA或ASIC上。它自动为模拟，测试和验证生成的代码创建VHDL和Verilog测试台。
开始：
过滤器设计HDL Coder™与DSP系统工具箱™集成，可提供统一的设计和实现环境。您可以从Matlab设计过滤器并生成VHDL和Verilog代码®使用过滤器设计器应用程序或Filter Builder应用程序的命令行或DSP系统工具箱。
使用过滤器设计器应用程序为HDL代码生成配置过滤器。
筛选设计HDL编码器的设计条目输入是一种量化过滤器，您可以通过以下两种方式创建：
过滤器设计HDL编码器支持几种重要的过滤器结构，金宝app包括：
离散时间有限脉冲响应（FIR），包括对称，反对称和转插结构
二阶截面（SOS）无限脉冲响应（IIR），包括直接形式I，II和转插结构
多速率过滤器，包括级联积分器-梳状(CIC)插补器和抽取器，直接形式FIR和转置FIR多相插补器和抽取器，FIR保持器和线性插补器，FIR多相采样率转换器结构
分数延迟过滤器，包括欺凌结构
过滤器设计HDL编码器可以从级联的多速率和离散时间过滤器生成HDL代码。这些单速率和多速率过滤器结构中的每一个都支持固定点和浮点（双精度）实现。金宝app此外，FIR结构支持无符号的定点系数。金宝app
通过量化，调整比例值并重新量化来准备滤波器设计进行代码生成。
探索折叠因子和乘数序列间属性的可能选项的乘数使用。
过滤器设计HDL编码器基于选项设置或属性名称和属性值对基于选项设置生成量化过滤器的过滤器和测试台HDL代码。这些设置让您：
- 名称语言元素
- 指定端口参数
- 使用高级HDL编码功能
所有属性都有默认设置。你可以通过过滤器设计和分析应用程序或过滤器生成器应用程序调整设置来定制HDL输出。这些应用程序让你设置与以下相关的属性:
- HDL语言规范
- 文件名和位置规范
- 重置规格
- HDL代码优化
- 测试台自定义
用于视频应用的27抽头FIR滤波器的性能和区域指标。
您可以生成VHDL或Verilog测试台以模拟和测试生成的HDL代码。此外，有HDL Verifier™，你可以生成一个金宝app®cyimulation块连接您的行为滤波器模型和在Simulink中运行的测试，以在Cadence中运行的生成的HDL金宝app®尖锐®和Xcelium™模拟器或导师®ModelSim®和Questa.®模拟器。Cosimulation通过使您能够直接比较生成的HDL代码的结果和在Simulink中运行的行为过滤器模型的结果，简化了对您的过滤器设计的验证。金宝app这种集成允许您应用MATLAB和Simulink的高级分析和可视化功能来测试、调试和验证您的滤波器设计的HDL实现。金宝app
Questa仿真结果第五阶Butterworth滤波器和DSP系统工具箱的原始过滤器规格结果。
