Vision HDL工具箱
用于FPGA和ASIC的设计图像处理，视频和计算机视觉系统
Vision HDL Toolbox™为FPGA和ASIC的视觉系统的设计和实现提供了像素流媒体算法。它提供了一个设计框架，支持各种接口类型，帧大小和帧速率。金宝app工具箱中的图像处理，视频和计算机视觉算法使用适合HDL实现的架构。
工具箱算法旨在在VHDL中生成可读，可综合的代码®和verilog.®（使用HDL Coder™）。生成的HDL代码是FPGA的帧大小最多8K分辨率和高帧速率（HFR）视频。
工具箱功能可用作MATLAB®功能，系统对象™和Simulink金宝app®块。
开始：
HDL-ready Edge检测器块及其可配置参数。
处理每时像素多个像素
通过指定4或8个像素的并行流，在FPGA时钟速率下处理4K，8K或高帧速率视频。底层硬件实现将自动更新以支持具有指定并行性的仿真和代码生成。金宝app
指定并行最多8个像素的处理。
内置硬件数据管理
使用Vision HDL Toolbox块自动管理流输入数据，例如控制信号，兴趣区域（ROI）窗口和行缓冲区。使用HDL编码器为您的模型和模拟的控制功能生成VHDL或VERILOG RTL。
自动缓冲行为为边缘检测创建ROI窗口。
用于像素块的帧，用于将图像帧转换为具有用于硬件处理的控制信号的像素流。
MATLAB和SIMU金宝appLINK验证示例和模板
学习如何使用你的图像处理工具箱™和计算机Vision Toolbox™算法和测试以验证您的硬件实现。
使用基于帧的算法验证流硬件实现。
HDL和FPGA Cosimulation
用HDL Verifier™通过RTL仿真或在连接到MATLAB或SIMULINK测试环境的FPGA开发套件上验证您的硬件子系统。金宝app
HDL Verifier使金宝app用Xilinx，Intel和MicroSemi FPGA板支持FPGA-In-in-Loop验证。
具有实时视频输入的原型平台
通过下载来原型您的视觉处理应用程序Xilinx的Vision HDL工具金宝app箱支持包®Zynq.®基于硬件并使用HDL编码器和嵌入式编码器®从MATLAB或SIMULINK实现生成代码。金宝app
用现实世界视频输入对FPGA硬件进行原型设计。
生产部署
使用HDL编码器从硬件子系统模型生成高质量，目标无关的RTL和AXI接口。
使用SoC互连接口生成代码。
FPGA的视觉处理
观看这一五部分的视频系列，引入关键概念和工作流程，用于针对原型设计和生产的FPGA。
