5 g高速雷达和NR gsp时处理fpga和出类拔萃

数模转换器(adc)的进步导致了新的DSP算法的发展,要求框架处理传入的高速数据应用,如5 g NR、雷达、信号情报。硬件工程师必须实现DSP算法,确保FPGA时钟速度,资源使用情况,吞吐率,满足规范要求。使用DSP HDL工具箱™功能实现包括DDC算法gigasample-per-second Xilinx的吞吐率^®UltraScale + RFSoC板、学习:

• 工程师可以模型,探索和模拟硬件架构选择DSP算法。
• 内置块参数使实现示例,框架处理。
• 硬件设计实现可以探索的延迟、吞吐量和资源使用。
• 使用高密度脂蛋白编码器功能可以生成可读,synthesizable在硬件描述语言(VHDL)和Verilog代码。