主要内容

定制黑盒或高密度脂蛋白Cosimulation接口

您可以自定义端口名称和外部组件的属性设置,当你从以下模块:生成一个接口

  • 模型黑框实现

  • 子系统黑框实现

  • 高密度脂蛋白Cosimulation

接口参数

打开HDL块属性对话框查看界面生成参数。

下表总结了名称,值设置,界面生成参数的目的。

请注意

你不能指定时钟、复位和时钟模型中显式地启用信号金宝app®模型通过使用AddClockEnablePort,AddClockPort,AddResetPort参数。相反,使用这些参数来添加一个时钟,重置,或时钟启用端口HDL代码生成。

参数名称 值 描述
AddClockEnablePort

在|从

默认值:在

 如果在,添加一个时钟使输入端接口生成的块。指定的端口的名称ClockEnableInputPort。
AddClockPort

在|从

默认值:在

 如果在,添加一个时钟输入端接口生成的块。指定的端口的名称ClockInputPort。
AddResetPort

在|从

默认值:在

 如果在复位输入端口添加到接口生成的块。指定的端口的名称ResetInputPort。
AllowDistributedPipelining

在|从

默认值:从

 如果在,允许HDL编码™转移登记,从输入到输出或输入输出。
ClockEnableInputPort

默认值:clk_enable

 指定块的时钟使高密度脂蛋白名称输入端口。
ClockInputPort

默认值:clk

 指定块高密度脂蛋白的时钟输入信号。
ConstrainedOutputPipeline

默认值:0

 指定的延迟的数量你想要插入的代码生成器的输出接口通过重新分配现有的延迟你的设计。
EntityName

默认值:实体名称字符串来自块名称,并在必要时修改生成合法的硬件描述语言(VHDL)®实体名称。

指定硬件描述语言(VHDL)实体或Verilog®模块名称生成的块。
GenericList

通过细胞数组变量,其中包含细胞数组每两个或三个字符串,或输入一个细胞细胞数组,每个数组包含两个或三个字符串。字符串代表名称、价值和可选硬件描述语言(VHDL)的数据类型通用的或Verilog参数。默认数据类型整数。

默认值:无

指定硬件描述语言(VHDL)的列表通用的或Verilog参数名称-值对,每个都有一个可选的数据类型规范,通过一个子系统黑箱实现。

例如,在高密度脂蛋白块属性对话框中,输入{'的名字”、“价值”、“类型'},或者,如果数据类型整数,输入{'的名字”、“价值'}。

设置GenericList使用hdlset_param在命令行输入:

hdlset_param (blockname,“GenericList”、“{”的名字”、“价值”、“类型“}”);

如果数据类型整数在命令行输入:

hdlset_param (blockname,“GenericList”、“{”的名字”、“价值“}”);
ImplementationLatency

1 | 0 |正整数

默认值:1

外部组件的指定额外的延迟时间步骤,相对于模型块。金宝app

如果0或更大,这个值是用来延迟平衡。你的输入和输出必须以同样的速度运作。

如果1,延迟是未知的。这种禁用延迟平衡。
InlineConfigurations
(仅硬件描述语言(VHDL))

在|从

默认值:如果该参数指定,默认为全球的价值InlineConfigurations财产。

 如果从,抑制了一代的配置块,需要用户提供的外部配置。
InputPipeline

默认值:0

 指定数量的输入管道阶段(管道深度)生成的代码。
OutputPipeline

默认值:0

 指定数量的输出管道阶段(管道深度)生成的代码。
ResetInputPort

默认值:重置

 指定块高密度脂蛋白的复位输入。
VHDLArchitectureName
(仅硬件描述语言(VHDL))

默认值:rtl

 指定RTL架构名称生成的块。建筑的名字是生成的前提InlineConfigurations是在。
VHDLComponentLibrary
(仅硬件描述语言(VHDL))

默认值:工作

 指定加载的库硬件描述语言(VHDL)组件。

相关的话题