通过连接来共同模拟HDL设计金宝app与高密度脂蛋白模拟器
HDL验证器/与Cadence Incisive一起使用
HDL验证器/用于Mentor Graphics ModelSim
这HDL Cosimulation.通过在HDL模拟器中的模拟下,通过将输入信号和读取输出信号应用于和读取输出信号来使硬件组件构成硬件组件。您可以使用此块来通过仅使用输入或输出端口配置块来模拟源或宿设备。
你可以在block上配置这些选项:
块的映射块的输入和输出端口与HDL模块的信号(包括内部信号)对应。您必须为每个输出端口指定示例时间。您可以选择为每个输出端口指定数据类型。
用于在模拟器之间交换数据的通信类型和通信设置。
Simulink中仿真时间单元之间的时序关系金宝app®以及HDL模拟器。
上升边或下降边时钟适用于您的模型。您可以指定每个时钟信号的周期。
TCL命令在模拟之前和之后运行。
兼容性金宝app代码生成
该块参与HDL Coder™的HDL代码生成。编码器生成手动写入或遗留HDL代码的接口。它没有参加C代码生成金宝app仿真软件编码器™.
块上显示的端口对应于HDL模拟器中运行的HDL设计的信号。您可以通过更改块参数来添加和删除端口,然后配置其数据类型和采样时间。这港口选项卡显示与端口对应的HDL信号。您可以添加、移除和更改端口的顺序。使用自动填充按钮通过对HDL模拟器的端口信息请求填充表。此请求从HDL模拟器中运行的HDL设计中返回端口名称和信息。有关此功能的详细说明,请参阅“从HDL模拟器获取信号信息”。
配置时指定的所有信号HDL Cosimulation.块必须在HDL模拟器中具有读/写访问权限。有关详细信息,请参阅HDL模拟器产品文档。
当你导入VHDL®来自HDL模拟器的信号,HDL Verifier™返回所有资本中的信号名称。