利用fpga在环的视频处理加速

此示例使用：

公开榜样

此示例使用FPGA-In-in-Loop（FIL）模拟通过添加FPGA来加速使用Simulink®的视频处理模拟。金宝app显示的过程分析了一个简单的系统，该系统将RGB视频输入锐化每秒24帧。

这个例子使用计算机视觉工具箱™结合HDL编码器™和HDL验证™来展示一个实现FIL仿真的设计工作流。

运行此示例所需的工具：

FPGA设计软件（Xilinx®ISE®或Vivado®设计套件或英特尔®Quartus®Prime设计软件）
支持的FPGA开发板和金宝app附件之一(本示例不支持ML403、SP601、BeMicro SDK和Cyclone III Starter Kit板)。有关受支持的硬件的详细信息，请参见金宝app金宝app支持的FPGA设备用于FPGA验证．
使用以太网连接:主机上安装的千兆以太网适配器、千兆以太网交叉网线
使用JTAG连接:Altera FPGA板的USB Blaster I或II电缆和驱动器。用于Xilinx FPGA板的Digilent®JTAG电缆和驱动器。
PCI Express®连接:安装在上位机PCI Express槽位的FPGA板。

MATLAB®和FPGA设计软件可以本地安装在您的计算机上或在网络可访问的设备上。如果使用来自网络的软件，则需要在计算机中安装第二个网络适配器，以便为FPGA开发板提供专用网络。请参阅计算机的硬件和网络指南，了解如何安装网络适配器。

打开模型，运行仿真0.21s。

由于流程的数量大量，模拟不流利。我们将通过使用FPGA-In--in-Loop来提高以下步骤的模拟速度。

通过执行这些步骤生成流式视频锐化子系统的HDL代码：

一种。右键单击标记的块流2-D FIR滤波器．

b。选择HDL代码>为子系统生成HDL在上下文菜单中。

或者，您可以通过在MATLAB提示符下输入以下命令来生成HDL代码：

makehdl ('fil_videosharp_sim/流式2-D FIR Filter'）

如果您不想生成HDL代码，您可以使用位于videosharp_hdlsrc.文件夹中。

在使用FPGA循环之前，请确保正确设置系统环境以访问FPGA设计软件。您可以使用该功能hdl setuptoolpath.将Xilinx Vivado或Intel Quartus Prime添加到当前MATLAB会话的系统路径中。

对于Xilinx FPGA板，请运行

hdl setuptoolpath（“ToolName”，'Xilinx Vivado'，'工具路径'，“C: \ Xilinx \ Vivado \ 2019.2 \ bin）;

这个例子假设Xilinx Vivado可执行文件位于C: Xilinx\Vivado\2019.2\bin。如果实际的可执行位置不同，则用它代替。

适用于英特尔板，运行

hdl setuptoolpath（“ToolName”，'Altera Quartus II'，'工具路径'，'C：\英特尔\ Quartus \ 18.1 \ Bin64'）;

这个例子假设Intel Quartus Prime可执行文件位于C: Intel\ Quartus \18.1\bin64。如果实际的可执行位置不同，则用它代替。

在MATLAB提示符下输入以下命令以启动FIL向导：

filwizard;

在董事会列表中选择一个板。

一种。的前面生成的HDL源文件流媒体视频锐化子系统。

b。选择Streaming_2_D_FIR_Filter.vhd作为顶级文件。

在此视图中不要改变任何内容。

一种。选择一个输出文件夹。

b。单击“构建”以构建FIL块和FPGA编程文件。

在构建过程中，会发生以下操作:

在新模型中生成名为Streaming_2_D_FIR_Filter的FIL块。不要关闭这个模型。
生成新模型后，FIL向导打开一个命令窗口，FPGA设计软件在其中执行合成、适配、放置和路由、时序分析和FPGA编程文件生成。当FPGA设计软件流程完成时，命令窗口中会显示一条消息，让您知道可以关闭该窗口。关闭窗口。

c。关闭fil_videosharp_sim。基金模式。