通用CRC生成HDL优化

CRC符号ビットを生成し，それらを入力データに付加

ライブラリ：
通信工具箱HDL支持/错误检测和校正/ CRC金宝app
通讯工具箱/检错纠错/ CRC

说明

通用CRC发生器ブロックに类似した通用CRC生成HDL优化ブロックブロック，巡回冗长検查（CRC）チェックサムチェックサム生成して力メッセージビットの最后ににししします。通用CRC生成HDL优化ブロックの处理はHDLコード生成用に最适化されます。フレーム全体を一度に处理する代わりに，このブロックはデータのサンプルストリームを付随する制御信号と共に受け入れて返します。制御信号は，サンプルの妥当性やフレームの境界を示します。より高いスループットを达成するため，このブロックは最大でCRC长までのベクトルデータを受け入れ，并列なアーキテクチャを実装します。

端子

入力

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`数据输入`- 入力データ
スカラー|ベクトル

入力データ。次のいずれかのオプションとして指定します。

スカラー - 复数のビットを表す整数を指定しますこの场合，ブロックは符号なし整数（uint8.那uint16，またはUINT32）またはfixdt（0，N，0）データ型をサポートします。
ベクトル - バイナリ値のベクトルを指定しますこの场合，ブロックは双倍的または布尔基データ型をサポートします。

データ幅はCRCの长さ以下でなければならず，CRCの长さはデータ幅で割り切れなければなりません.CRC-CCITT / CRC-16に対して有效なデータ幅は16,8,4，2および1です。

例：uint8.ベクトルベクトル力[0 0 0 1 0 0 1 1]は19.ととです。

`启动`- 入力フレームインジケーターの开放
布尔スカラー

入力フレームインジケーターの开始.booleanスカラーとして指定します。

データ型：布尔基

`endIn`- 入力フレームインジケーターの终了
布尔スカラー

入力フレームインジケーターの终了.booleanスカラーとして指定します。

データ型：布尔基

`validIn`- 有效な入力データインジケーター
布尔スカラー

有关な入力データ.Booleanスカラースカラーとして指定し。

これは，数据输入端子のデータが有效であるかどうかを示す制御信号です。

データ型：布尔基

出力

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`数据出`- 出力データ
スカラー|ベクトル

チェックサムが付加された出力データ。スカラーまたはベクトルとして返されます。出力データ型とサイズは入力データと同じです。

`开始`- 出力フレームインジケーターの开始
スカラー

出力フレームインジケーターの开始.booleanスカラーとして返されます。

データ型：布尔基

`endOut`- 出力フレームインジケーターの终了
スカラー

出力フレームインジケーターの终了.booleanスカラーとして返されます。

データ型：布尔基

`validOut`- 有效な出力データインジケーター
スカラー

有效な出力データインジケーター.booleanスカラーとして返されます。

このこの子は，数据出端子のデータが有效であるかどうかを示す制御信号です。

データ型：布尔基

パラメーター

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`多项式`- 生成多项式
`[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]`（既定値）|バイナリベクトル

系数を降べきの顺にしたバイナリベクトルとして生成多项式を指定します。ベクトルの长さは多项式の次数に1を加算したものに等しくなります。

`初始状态`- シフトレジスタの初期条件
`0.`（既定値）|バイナリスカラー|バイナリベクトル

内部シフトレジスタの初期条件を，倍精度または単精度のバイナリスカラーまたはベクトルで指定します。ベクトル入力の场合，初期状态の长さは生成多项式の次数と等しくなければなりません。

`直接法`- チェックサムの计算方法
`离开`（既定値）|`在`

チェックサムを计算するための直接的または间接的な方法を指定します。

CRCチェックサムの计算に直接アルゴリズムを使用するには，ブロックのこのパラメーターを选択します。
CRCチェックサムの计算に非直接アルゴリズムを使用するには，ブロックのこのパラメーターをクリアします。

直接アルゴリズムと非直接アルゴリズムの详细については，巡回冗长検查牌を参照してください。

`反映投入`- 入力のバイト顺
`离开`（既定値）|`在`

入力のバイト顺を指定します。

シフトレジスタを力するにに各力バイト反転させるには，ブロックのこのパラメーターを选択しします。
メッセージデータをそのままシフトレジスタに渡すには，ブロックのこのパラメーターをクリアします。

入力データの幅は8の倍数でなければなりません。

`反映CRC校验`- チェックサムのバイト顺
`离开`（既定値）|`在`

チェックサムのバイト顺を指定します。

ブロックのこのパラメーターを选択すると，最终のXOR段阶に渡す前にチェックサムの各バイトが反転します。
ブロックのこのパラメーターをクリアすると，チェックサムのバイトは変更されることなく最终のXOR段阶に渡されます。

入力データの幅は8の倍数でなければなりません。

`最终XOR值`- チェックサム
`0.`（既定値）|バイナリスカラー|バイナリベクトル

チェックサムを，倍精度または単精度データ型のバイナリスカラーまたはベクトルで指定します。ブロックは，入力データに付加する前に，この値を使用してXOR演算をCRCチェックサムに対して実行します。

ベクトル入力を指定した场合，ベクトルの长さは生成多项式の次数と等しくなければなりません。

モデルの例

HDLにに最适最适されたrcライブラリブロックのの使用

この例では，HDLに最适化されたCRC発生器およびCRC検出器のライブラリブロックを使用して，IEEE®802.11规格[1]を満たすようにこれらのブロックを构成する方法を说明します。

アルゴリズム

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ベクトルまたは整数入力を使用する场合，ブロックは并列CRCアルゴリズムを実装します[1]。

最新の通信システムに高度スループットを提供する，ブロックは并列アーキテクチャを使使てててアルゴリズムアルゴリズムアルゴリズムを装配しますは，各w入力ビット，crcチェックサムのmビットを再帰的にします。フレームの终わりに，メッセージに対して最终的なチェックサムの结果付されます。多重项の长さの。のの场の场チェックサムの计算はの的なの计算は，次の计算ににます。

$X^{'} = F_{W.} （ \times ） X （ + ） D. 。$

F_W.は中，M行中号列の行列であり，新しい入力ビットを使用した多项式の计算に対して现在の状态の要素を选択します.Dは，男要素のベクトルであり，生成多项式に关连して顺序付けられ，0が付加された新しい入力ビットを提供します。ブロックは，论理及を使用して（×）を実装し，论理XORを使用して（+）を実装します。

タイミングダイアグラム

この波形は，ストリーミングストリーミングと，付随付随8ビットバイナリベクトル入ををを插入にはの制御信号をはてます制御をするに，入力フレーム间にになスペースなくてはなりん。

この波形図は连続入力データを示しています。ブロックは非连続データもサポートします。出力有效信号は入力有效パターンに一致します。

初遅延

通用CRC生成HDL优化ブロックでは出力にレイテンシが発生します。入力データが连続すると仮定して，次の方程式を使用してレイテンシを计算できます。

在initialDelay =（CRC长度/输入数据宽度）+ 2。

参照

[1] Campobello，G.，G.凯顿和M. Russo。“并行CRC实现。”IEEE交易的计算机上52，没有。10（2003年10月）：1312年至1319年。https://doi.org/10.1109/TC.2003.1234528。

拡张机械

C / C ++コード生成
金宝appSimulink®Coder™をを用してcおよびc ++コードを生成します。

量产コードには推奨されません。

HDLコード生成
HDL编码器™を使用してFPGA设计およびASIC设计のためのVerilog的およびVHDLのコードを生成します。

HDL编码器™は，HDLの実装および合成ロジックに影响を与える，追加の构成オプションを提供します。

HDLのアーキテクチャ

このブロックは1つの既定のhdlアーキテクチャをもっていい。

HDLのブロックプロパティ

ConstrainedOutputPipeline	设计内で既存の遅延を移动することによって出力に配置するレジスタの数。分散型パイプラインは，これらのレジスタを再分散しません。既定の设定は`0.`です。详细は，ConstrainedOutputPipeline（HDL编码器）を参照してください。
InputPipeline	生成コードに插入するするパイプラインパイプラインの数。分享到パイプラインと付き付きパイプライン，これらのは移。既定の设定は`0.`です。详细は，InputPipeline（HDL编码器）を参照してください。
OutputPipeline	生成コードに插入するするパイプラインパイプラインの数。分享到パイプラインと付き付きパイプライン，これらのは移。既定の设定は`0.`です。详细は，OutputPipeline（HDL编码器）を参照してください。

参考

comm.HDLCRCGenerator|通用CRC发生器|通用CRC综合征探测器HDL优化

R2012aで导入

通用CRC生成HDL优化

说明

端子

入力

`数据输入`- 入力データ
スカラー|ベクトル

`启动`- 入力フレームインジケーターの开放
布尔スカラー

`endIn`- 入力フレームインジケーターの终了
布尔スカラー

`validIn`- 有效な入力データインジケーター
布尔スカラー

出力

`数据出`- 出力データ
スカラー|ベクトル

`开始`- 出力フレームインジケーターの开始
スカラー

`endOut`- 出力フレームインジケーターの终了
スカラー

`validOut`- 有效な出力データインジケーター
スカラー

パラメーター

`多项式`- 生成多项式
`[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]`（既定値）|バイナリベクトル

`初始状态`- シフトレジスタの初期条件
`0.`（既定値）|バイナリスカラー|バイナリベクトル

`直接法`- チェックサムの计算方法
`离开`（既定値）|`在`

`反映投入`- 入力のバイト顺
`离开`（既定値）|`在`

`反映CRC校验`- チェックサムのバイト顺
`离开`（既定値）|`在`

`最终XOR值`- チェックサム
`0.`（既定値）|バイナリスカラー|バイナリベクトル

モデルの例

HDLにに最适最适されたrcライブラリブロックのの使用

アルゴリズム

タイミングダイアグラム

初遅延

参照

拡张机械

C / C ++コード生成
金宝appSimulink®Coder™をを用してcおよびc ++コードを生成します。

HDLコード生成
HDL编码器™を使用してFPGA设计およびASIC设计のためのVerilog的およびVHDLのコードを生成します。

参考

通讯工具箱ドキュメンテーション

サポート

MATLABによる无线通信の设计とテストの统合

通用CRC生成HDL优化

说明

端子

入力

数据输入- 入力データスカラー|ベクトル

启动- 入力フレームインジケーターの开放布尔スカラー

endIn- 入力フレームインジケーターの终了布尔スカラー

validIn- 有效な入力データインジケーター布尔スカラー

出力

数据出- 出力データスカラー|ベクトル

开始- 出力フレームインジケーターの开始スカラー

endOut- 出力フレームインジケーターの终了スカラー

validOut- 有效な出力データインジケータースカラー

パラメーター

多项式- 生成多项式[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]（既定値）|バイナリベクトル

初始状态- シフトレジスタの初期条件0.（既定値）|バイナリスカラー|バイナリベクトル

直接法- チェックサムの计算方法离开（既定値）|在

反映投入- 入力のバイト顺离开（既定値）|在

反映CRC校验- チェックサムのバイト顺离开（既定値）|在

最终XOR值- チェックサム0.（既定値）|バイナリスカラー|バイナリベクトル

モデルの例

HDLにに最适最适されたrcライブラリブロックのの使用

アルゴリズム

タイミングダイアグラム

初遅延

参照

拡张机械

C / C ++コード生成金宝appSimulink®Coder™をを用してcおよびc ++コードを生成します。

HDLコード生成HDL编码器™を使用してFPGA设计およびASIC设计のためのVerilog的およびVHDLのコードを生成します。

参考

通讯工具箱ドキュメンテーション

サポート

MATLABによる无线通信の设计とテストの统合

`数据输入`- 入力データ
スカラー|ベクトル

`启动`- 入力フレームインジケーターの开放
布尔スカラー

`endIn`- 入力フレームインジケーターの终了
布尔スカラー

`validIn`- 有效な入力データインジケーター
布尔スカラー

`数据出`- 出力データ
スカラー|ベクトル

`开始`- 出力フレームインジケーターの开始
スカラー

`endOut`- 出力フレームインジケーターの终了
スカラー

`validOut`- 有效な出力データインジケーター
スカラー

`多项式`- 生成多项式
`[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]`（既定値）|バイナリベクトル

`初始状态`- シフトレジスタの初期条件
`0.`（既定値）|バイナリスカラー|バイナリベクトル

`直接法`- チェックサムの计算方法
`离开`（既定値）|`在`

`反映投入`- 入力のバイト顺
`离开`（既定値）|`在`

`反映CRC校验`- チェックサムのバイト顺
`离开`（既定値）|`在`

`最终XOR值`- チェックサム
`0.`（既定値）|バイナリスカラー|バイナリベクトル

C / C ++コード生成
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HDLコード生成
HDL编码器™を使用してFPGA设计およびASIC设计のためのVerilog的およびVHDLのコードを生成します。