流基数2 ^ 2アーキテクチャは,低レイテンシアーキテクチャを実装します。FFT方程式の因子分解とグループ化により,流基数2実装と比較してリソースの節約になります。アーキテクチャには日志₄(N)の段階があります。各段階には,メモリコントローラーを備える2つの単一パス遅延フィードバック(SDF)のバタフライが含まれます。ベクトル入力を使用すると各段階は少ない入力サンプル上で動作するため,一部の段階は自卫队を使用せず単一バタフライに簡約されます。

最初の自卫队段階は通常のバタフライです。2番目の段階で最初の段階の出力が- jで乗算されます。ハードウェアの乗算器を回避するために,ブロックは入力の実数部と虚数部を入れ替え,結果の出力の虚数部を再度入れ替えます。各段階は,回転因子の乗算の結果を入力語長に丸めます。回転因子は整数ビットが2つで,残りのビットは小数ビットに使用されます。回転因子のビット幅は入力データ西城と同じです。回転因子は2つの整数ビットとWL-2個の小数ビットで構成されます。

スケーリングを有効にすると,アルゴリズムは各バタフライ段階を2で除算します。各段階でスケーリングを行うとオーバーフローが回避され,語長が入力と同じになり,全体のスケール係数は1 / Nになります。スケーリングが無効な場合,アルゴリズムはオーバーフローを回避するために語長を各段階で1ビットずつ増やします。次の図は各段階のバタフライと内部語長を示しますが,メモリは含まれません。

破裂基数2アーキテクチャは,1つの複素バタフライ乗算器を使用してFFTを実装します。アルゴリズムは入力フレーム全体を格納するまで開始できません。また,計算が完了するまで次のフレームを受け取ることができません。アルゴリズムで新しいデータのための準備ができると,出力の准备好了端子で示されます。次の図は,パイプラインレジスタを使用したバーストアーキテクチャを示します。

入力の有效的端子が1の場合,アルゴリズムは入力データのみを処理します。出力データは出力の有效的端子が1の場合にのみ有効です。

オプションの重置入力端子が1の場合,アルゴリズムは現在の計算を中止し,内部状態をすべてクリアします。重置端子が0の場合は,アルゴリズムは新しい計算を開始し,入力の有效的端子で新しいフレームが開始されます。

レイテンシは(FFT长度)と入力ベクトルサイズによって変化します。モデルを更新すると,ブロックアイコンにレイテンシが表示されます。入力が連続しているものとして、最初の有効な入力から最初の有効な出力までのサイクルの数がレイテンシとして表示されます。このレイテンシをプログラムによって取得する場合は、FFT HDL优化块的延迟自动匹配を参照してください。

連続する入力を使用するバーストアーキテクチャを使用するときに,設計で入力の有效的のアサートを解除する前に准备好了が0を出力するまで待機する場合は,データのサイクルが1つ余分に入力に到着します。このデータサンプルは,次のフレームの最初のサンプルです。アルゴリズムは現在のフレームを処理している間 1 つのサンプルを保存できます。サンプルが 1 つ先行するため、その後のフレームの観測されるレイテンシ (入力の有效的から出力の有效的)は報告されるレイテンシより1サイクル分短くなります。レイテンシは,入力の有效的が1になる最初のサイクルから出力の有效的が1になる最初のサイクルまでが測定されます。准备好了端子が0になってから出力の有效的端子が1になるまでのサイクル数は常に延迟——FFTLengthです。

以下のリソースとパフォーマンスのデータは,Xilinx^®Virtex^®6 (XC6VLX75T-1FF484) FPGAを対象として生成されたHDLからの合成結果です。以下の表に示す例の構成は次のとおりです。

合成されたHDLコードのパフォーマンスは,ターゲットや合成のオプションによって変わります。たとえば,既定のビット反転された出力よりも自然な順序の出力への並べ替えの方がより多くのRAMを使用し,実数入力の方が複素数入力よりも少なく使用します。

スカラー入力の基数2 ^ 2の構成では,設計におけるクロック周波数は326 MHzになります。1116年レイテンシはサイクルです。この設計で使用されるリソースは次のとおりです。

基数2 ^ 2の同じ実装をベクトル化して16ビットの2つの入力サンプルを並行して処理する場合,設計におけるクロック周波数は316 MHzになります。600年レイテンシはサイクルです。この設計で使用されるリソースは次のとおりです。

このブロックは破裂基数2アーキテクチャを実装する場合にのみスカラー入力データをサポートします。バースト設計のクロック周波数は309 MHzになります。5811年レイテンシはサイクルです。この設計で使用されるリソースは次のとおりです。