サブシステムからHDLコードコード生成するとき，SystemVerilogテストベンチをとして生成できます。このこのテストベンチ，simulink金宝app^®モデル胸部から生成さたたコンポーネントををて，生成さたhdlコードコード検证し。

この机能に，HDLワークフローアドバイザーの[HDLコード生成]那[テストベンチオプションを设定]，または[モデルコンフィギュレーションパラメーター]ダイアログボックスの[HDLコード生成]那[テストベンチ]からからアクセスできますまたは，コマンドコマンドラインからのアクセスには，makehdltb.の生成vdpitestbenchプロパティを设定してください。