需求和先决条件

运行此示例所需的工具:

要求:MATLAB®和FPGA设计软件可以本地安装在您的计算机或网络可访问的设备上。如果使用来自网络的软件，则需要在计算机中安装第二个网络适配器，以便为FPGA开发板提供专用网络。请参阅计算机的硬件和网络指南，了解如何安装网络适配器。

1.打开并执行Simulink模型金宝app

打开模型。由于要处理的数据量很大，在没有FIL的情况下，模拟大约需要9秒。我们将在以下步骤中使用fpga -in- loop来提高仿真速度。

2.生成HDL代码

这一步需要HDL编码器。如果没有HDL Coder，可以在当前目录中使用预生成的HDL文件。

如果您打算使用这些复制的文件，请直接转到步骤3。

通过执行以下步骤生成Viterbi块子系统的HDL代码:

一个。右键单击已标记的FIL块viterbi_block1．单击Delete以删除此块以进行代码生成。

b。在建模选项卡上,单击模型设置．

d。点击HDL代码生成窗格，并确保hdlcoderviterbi_for_fil / viterbi_block被选中。

e。点击生成．

或者，你可以通过在MATLAB提示符下输入以下命令来生成HDL代码:

makehdl (“hdlcoderviterbi_for_fil / viterbi_block”）

3.设置FPGA设计软件环境

在使用FPGA in-the- loop之前，请确保您的系统环境已正确设置，以便访问FPGA设计软件。你可以使用这个函数hdlsetuptoolpath将FPGA设计软件添加到当前MATLAB会话的系统路径中。

4.运行FPGA-in-the-Loop向导

要启动FIL向导，在MATLAB提示符下输入以下命令:

filWizard;

4.1硬件选项

在单板列表中选择单板。单击Next继续。

4.2源文件

一个。的所有先前生成的HDL源文件维特比块子系统。

b。选择文件viterbi_block.vhd作为顶级文件。为了查看这些选项，您可能需要将fpga在环向导窗口扩大。

c。请注意,viterbi_block已作为默认的顶级模块名输入。单击Next继续。

4.3 DUT I/O端口

观察顶层模块的端口是否已正确识别。单击Next继续。

4.4构建选项

一个。选择一个输出文件夹。

b。单击Build来构建FIL块和编程文件。

在构建过程中，会发生以下操作:

当FPGA设计软件流程完成时，命令窗口中会显示一条消息，让您知道可以关闭该窗口。

5.打开并完成FIL的Simulink模型金宝app

一个。打开hdlcoderviterbi_for_fil.mdl

b。将前面生成的FIL块复制到它中，并将它平行地连接到viterbi_block或代替它。注意，原始块在右边有输入。要使FIL块在右边有它的输入，右键单击块，然后选择格式>翻转块．

6.配置费尔块

一个。双击模型中的FIL块以打开块掩码。

b。点击负载．

c。点击好吧关闭块掩码。

7.费尔模拟运行

运行模拟20480秒并观察性能。

FrameSize = 1;抽搐;sim卡(“hdlcoderviterbi_for_fil”）;fs1 = toc

您可以尝试将帧大小设置为一个较大的数字。对于本例，帧大小被设置为1024字节。

FrameSize = 1024;抽搐;sim卡(“hdlcoderviterbi_for_fil”）;fs2 = toc

在我们的测试中，当FrameSize = 1时，模拟时间大约为16秒，这与在Simulink中不使用FIL的模拟时间相同，但当使用Xilinx Spartan-6 SP605板将帧大小增加到1024时，模拟时间减少到大约12秒。金宝app这个特殊的板和系统提供了大约1.7倍的整体加速，但其他板和通信系统可能更快。

加速= fs1 / fs2

通过删除Simulink块版本，金宝app只模拟FIL版本，并在设计的FIL部分添加更多的块，并尽可能地删除Simulink范围和显示，甚至有可能获得更大的加速。

最后给出了fpga在环加速通信系统仿真实例。