视觉HDL工具箱
FPGA和ASIC的设计图像处理，视频和计算机视觉系统
Vision HDL Toolbox™为FPGA和ASIC上的视觉系统设计和实现提供了像素流算法。它提供了一个设计框架，该框架支持各种接口类型，框架大小和帧速率，包括高清金宝app（1080p）视频。工具箱中的图像处理，视频和计算机视觉算法使用适合HDL实现的体系结构。
该工具箱算法旨在生成VHDL和Verilog（使用HDL Coder™）中可读的可读代码。生成的HDL代码可以实时处理1080P60。
工具箱功能可作为MATLAB提供®系统对象和模拟物金宝app®块。
入门
了解视觉HDL工具箱的基础知识
模型架构
为HDL视频系统设计设置型号
视频格式和界面
在基于帧的视频和像素流之间转换
HDL优化算法设计
选择用于流视频处理的块或系统对象
HDL代码生成和部署
使用HDL编码器生成HDL代码，使用HDL Verifier™验证，使用硬件支持软件包原型金宝app
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