流连接器

通过数据流接口连接两个ip

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库:
SoC块集/硬件逻辑连接性

描述

的流连接器block通过数据流接口连接两个ip。在SoC应用程序的FPGA模型中使用此块连接两个ip。

港口

输入

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`wrData`-输入流数据
标量

从数据源输入流数据。将此值指定为标量。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|不动点

`wrValid`-显示有效的输入流数据
布尔标量

指示来自数据源的输入数据是否有效的控制信号。当该值为(true)时，块接受wrData端口。当该值为(false)时，块将忽略wrData端口。

数据类型:布尔

`wrLast`-显示在爆发的最后一拍
布尔标量

控制信号，表示来自上游IP的数据的最后一拍。

数据类型:布尔

`rdReady`—下行接口准备信号
布尔标量

控制信号，指示块是否可以将流数据发送到下行接口。当该值为(true)时，下行块准备接收数据。

数据类型:布尔

输出

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`rdData`-输出流数据
标量

将流数据输出到下行目的IP。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|不动点

`rdValid`—表示有效的输出流数据
布尔标量

指示输出流数据是否有效的控制信号。

数据类型:布尔

`rdLast`—burst中的最后一拍
布尔标量

指示输出流数据现在具有突发数据的最后一拍的控制信号。

数据类型:布尔

`wrReady`—准备信号到上游接口
布尔标量

控制信号，指示块是否能从上游接口接收流数据。

数据类型:布尔

模型的例子

流数据从硬件到软件

提出了一种利用SoC块集设计硬件逻辑(FPGA)与嵌入式处理器之间数据路径的系统方法。应用程序通常被划分为硬件逻辑和片上系统(SoC)设备上的嵌入式处理器之间，以满足吞吐量、延迟和处理需求。您将设计和模拟整个应用程序，包括FPGA和处理器算法，内存接口和任务调度，以满足系统需求。然后，您将通过从模型生成代码并在SoC设备上实现来验证硬件上的设计。