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使用视频流接口连接两个IP
SoC块集/硬件逻辑连接
这个流连接器块通过视频流接口连接两个IP。在SoC应用程序的FPGA模型中使用此块连接两个IP。
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wrData
从数据源输入视频数据。将此值指定为标量。
数据类型:仅有一个的|双重的|int8|int16|int32|int64|uint8|uint16|uint32|uint64|定点
仅有一个的
双重的
int8
int16
int32
int64
uint8
uint16
uint32
uint64
定点
沃克特林
像素控制
伴随像素流的控制信号,指定为像素控制包含五个信号的总线。信号描述像素的有效性及其在帧中的位置。有关像素控制总线类型,请参见AXI4流视频接口.
数据类型:像素控制
rdCtrlIn
指示块是否可以向下游接口发送视频数据的控制信号。当该值为(真)时,下游块准备接收数据。
rdData
将视频数据输出到下游目标IP。
Rdctrout
伴随输出视频数据的控制信号,指定为像素控制包含五个信号的总线。这些信号描述像素的有效性及其在帧中的位置。
wrCtrlOut
控制信号,指示块可以从上游接口接收流数据。
数据类型:布尔值
布尔值
视频处理应用程序通常存储完整的视频数据帧,以处理该帧并修改下一帧。在这种设计中,视频帧存储在外部存储器中,而FPGA资源用于处理相同的数据。此示例演示如何设计具有HDMI输入和输出的视频应用程序,使用外部内存执行直方图均衡化以进行视频帧缓冲。
要为您的设计自动生成HDL代码,并在SoC设备上执行,请使用SoC构建器工具看见生成SoC设计.
流连接器
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